Události

IEEE Mezinárodní symposium o návrhu a diagnostice elektronických obvodů a systémů 2010

Vienna 14.-16.4.2010

IEEE Mezinárodní symposium o návrhu a diagnostice elektronických obvodů a systémů poskytuje platformu pro výměnu názorů, diskusi o výsledcích výzkumu a představení praktických aplikací v oblastech návrhu, testování a diagnostiky mikroelektronickcýh obvodů a systémů.

Programový výbor (členové z FIT)

Kotásek Zdeněk, doc. Ing., CSc., UPSY FIT VUT, předseda
Sekanina Lukáš, prof. Ing., Ph.D., UPSY FIT VUT

Řídící výbor (členové z FIT)

Kotásek Zdeněk, doc. Ing., CSc., UPSY FIT VUT

Předsedající sekcí (členové z FIT)

Růžička Richard, doc. Ing., Ph.D., MBA, UPSY FIT VUT, Student papers

Vybrané publikace

2010FIŠER Petr, SCHMIDT Jan, VAŠÍČEK Zdeněk a SEKANINA Lukáš. On Logic Synthesis of Conventionally Hard to Synthesize Circuits Using Genetic Programming. In: Proc. of the 13th Int. IEEE Symposium on Design and Diagnostics of Electronic Circuits and Systems. Vienna: IEEE Computer Society, 2010, s. 346-351. ISBN 978-1-4244-6610-8.
 KAŠTIL Jan a KOŘENEK Jan. Hardware Accelerated Pattern Matching Based on Deterministic Finite Automata with Perfect Hashing. In: Proceedings of the 13th IEEE International Symposium on Design and Diagnostics of Electronic Circuits and Systems DDECS 2010. Vienna: IEEE Computer Society, 2010, s. 149-152. ISBN 978-1-4244-6610-8.
 KOTÁSEK Zdeněk, ŠKARVADA Jaroslav a STRNADEL Josef. Reduction of Power Dissipation Through Parallel Optimization of Test Vector and Scan Register Sequences. In: Proceedings of the 13th IEEE International Symposium on Design and Diagnostics of Electronic Circuits and Systems. Vienna: IEEE Computer Society, 2010, s. 364-369. ISBN 978-1-4244-6610-8.
 KOŘENEK Jan a KOŠAŘ Vlastimil. Efficient Mapping of Nondeterministic Automata to FPGA for Fast Regular Expression Matching. In: Proceedings of the 13th IEEE International Symposium on Design and Diagnostics of Electronic Circuits and Systems DDECS 2010. Vienna: IEEE Computer Society, 2010, s. 6. ISBN 978-1-4244-6610-8.
 KOŘENEK Jan a PUŠ Viktor. Memory Optimization for Packet Classification Algorithms in FPGA. In: Proceedings of the 13th IEEE Symposium on Design and Diagnostics of Electronic Circuits and Systems. Vídeň: IEEE Computer Society, 2010, s. 297-300. ISBN 978-1-4244-6610-8.
 SEKANINA Lukáš. Evolutionary Circuit Design: Tutorial. In: Proc. of the 13th Int. IEEE Symposium on Design and Diagnostics of Electronic Circuits and Systems. Vienna: IEEE Computer Society, 2010, s. 5-5. ISBN 978-1-4244-6610-8.
 STRAKA Martin, KAŠTIL Jan a KOTÁSEK Zdeněk. Modern Fault Tolerant Architectures Based on Partial Dynamic Reconfiguration in FPGAs. In: Proceedings of the 2010 IEEE Symposium on Design and Diagnostics of Electronic Circuits and Systems DDECS 2010. Wien: IEEE Computer Society, 2010, s. 173-176. ISBN 978-1-4244-6610-8.
 ŠIMEK Václav, RŮŽIČKA Richard a SEKANINA Lukáš. On Analysis of Fabricated Polymorphic Circuits. In: Proc. of the 13th Int. IEEE Symposium on Design and Diagnostics of Electronic Circuits and Systems. Vienna: IEEE Computer Society, 2010, s. 281-284. ISBN 978-1-4244-6610-8.

Vaše IPv4 adresa: 54.198.77.35
Přepnout na IPv6 spojení

DNSSEC [dnssec]