Seminář UPSY - Mrázek V.: Automatický návrh různě velkých aproximačních řadicích sítí s garancí chyby

Přestože hardwarové řadicí obvody jsou velmi výkonné, jejich plocha na čipu výrazně roste s přibývajícím počtem vstupů. V rámci semináře představím škálovatelnou metodu konstrukce řadicích sítí, která umožňuje vytvářet výkonné a nízkopříkonové implementace. Navržený přístup využívá toho, že řada aplikací toleruje drobné chyby na výstupu. Pomocí navržené metody byly získány implementace pro ASIC a FPGA obvody, které zabírají méně plochy na čipu a spotřebovávají méně energie. Tento přístup byl prezentován na konferenci PATMOS zaměřené na návrh obvodů s nízkým příkonem, která je s více než 26 letou historií jedna z nejvýznamnějších Evropských událostí v tomto oboru.