Události

20th IEEE International Symposium on Design and Diagnostics of Electronic Circuits and Systems 2017

Hotel Taschenbergpalais Kempinski, Dresden 19.-21.4.2017

Programový výbor (členové z FIT)

Růžička Richard, doc. Ing., Ph.D., MBA, UPSY FIT VUT
Sekanina Lukáš, prof. Ing., Ph.D., UPSY FIT VUT
Zachariášová Marcela, Ing., Ph.D., UPSY FIT VUT

Řídící výbor (členové z FIT)

Sekanina Lukáš, prof. Ing., Ph.D., UPSY FIT VUT

Předsedající sekcí (členové z FIT)

Zachariášová Marcela, Ing., Ph.D., UPSY FIT VUT

Vybrané publikace

2017VAŠÍČEK Zdeněk. Relaxed equivalence checking: a new challenge in logic synthesis. In: Proceedings 2017 IEEE 20th International Symposium on Design and Diagnotics of Electronic Circuit & Systems. Dresden: IEEE Computer Society, 2017, s. 1-6. ISBN 978-1-5386-0472-4.

Vaše IPv4 adresa: 54.226.25.74
Přepnout na IPv6 spojení

DNSSEC [dnssec]