Článek ve sborníku konference

PÁNEK Richard, LOJDA Jakub, PODIVÍNSKÝ Jakub a KOTÁSEK Zdeněk. Partial Dynamic Reconfiguration in an FPGA-based Fault-Tolerant System: Simulation-based Evaluation. In: Proceedings of IEEE East-West Design & Test Symposium. Kazaň: IEEE Communications Society, 2018, s. 129-134. ISBN 978-1-5386-5709-6.
Jazyk publikace:angličtina
Název publikace:Partial Dynamic Reconfiguration in an FPGA-based Fault-Tolerant System: Simulation-based Evaluation
Název (cs):Částečná dynamická rekonfigurace v systémech odolných proti poruchám založených na FPGA: simulační vyhodnocení
Strany:129-134
Sborník:Proceedings of IEEE East-West Design & Test Symposium
Konference:16th IEEE EAST-WEST DESIGN & TEST SYMPOSIUM
Místo vydání:Kazaň, RU
Rok:2018
ISBN:978-1-5386-5709-6
DOI:10.1109/EWDTS.2018.8524728
Vydavatel:IEEE Communications Society
Klíčová slova
Systémy odolné proti poruchám, FPGA, částečná rekonfigurace, simulace.
Anotace
Programovatelná hradlová pole (FPGA) jsou populární nejen pro jejich širokou škálu využití ve vestavěných systémech. Avšak jsou náchylné na projevy radiace. Nabité částice způsobují tzv. Single Event Upsets (SEU) v jejich konfigurační paměti. SEU mohou vést k selhání celého systému. Tento problém je zásadní pro vesmírné aplikace, kde je sluneční záření mnohem výraznější než na zemi. Existují dva hlavní přístupy k mírnění dopadů SEU: maskování a oprava poruch. Nejpopulárnější maskovací metodou je tří modulová redundance (TMR). Pro opravu poruch se využívá schopnosti rekonfigurace FPGA. Tyto přístupy je možné kombinovat pro dosažení zlepšení odolnosti proti poruchám u systému. Je důležité posoudit míru spolehlivosti takového systému, a proto je její odhad pomocí simulace hlavní částí tohoto příspěvku. Navrhujeme vyhodnocovací prostředí, které posuzuje spolehlivost TMR systému s rekonfigurací porouchaných modulů v závislosti na frekvenci výskytu poruch a době rekonfigurace potřebné k opravě jednotky.
BibTeX:
@INPROCEEDINGS{
   author = {Richard P{\'{a}}nek and Jakub Lojda and Jakub
	Podiv{\'{i}}nsk{\'{y}} and Zden{\v{e}}k
	Kot{\'{a}}sek},
   title = {Partial Dynamic Reconfiguration in an FPGA-based
	Fault-Tolerant System: Simulation-based Evaluation},
   pages = {129--134},
   booktitle = {Proceedings of IEEE East-West Design \& Test Symposium},
   year = {2018},
   location = {Kaza{\v{n}}, RU},
   publisher = {IEEE Communications Society},
   ISBN = {978-1-5386-5709-6},
   doi = {10.1109/EWDTS.2018.8524728},
   language = {english},
   url = {http://www.fit.vutbr.cz/research/view_pub.php.cs?id=11758}
}

Vaše IPv4 adresa: 107.23.129.77
Přepnout na https