Detail publikace

Verification of Asynchronous and Parametrized Hardware Designs

SMRČKA Aleš a VOJNAR Tomáš. Verification of Asynchronous and Parametrized Hardware Designs. FIT Monograph. Brno: Fakulta informačních technologií VUT v Brně, 2010. ISBN 978-80-214-4214-6.
Název česky
Verifikace asynchronních a parametrických návrhů hardware
Typ
odborná monografie
Jazyk
angličtina
Autoři
Klíčová slova

Formální verifikace, modelování návrhů hardware, křížení časových domén, parametrický návrh hardware, čítačové automaty.

Abstrakt

V knize jsou prezentovány dva originální přístupy k formální verifikaci návrhů hardware. Konkrétně se věnujeme metodě model checking systémů s více hodinovými signály a verifikaci parametrických návrhů hardware.  Co se týče prvního přínosu, v práci jsou představeny čtyři metody, které jsou použity pro modelování křížení časových domén digitálního obvodu. Na modelech, které jsou získány navrhovaným způsobem, může být aplikován model checking obvyklým způsobem, přičemž problémy plynoucí ze synchronizace dat digitálního obvodu zůstávají pokryty. Čtyři navrhované metody se liší v přesnosti a v nárocích na formální verifikaci. Další přínos je založen na překladu parametrických návrhů hardware do čítačových automatů přičemž využívá současných úspěšných výsledků v oblasti jejich automatické formální verifikace.  Parametrický návrh hardware přeložen do čítačového automatu potom může být jednorázově verifikován pro všechny možné hodnoty parametrů.

Rok
2010
Strany
115
Řada
FIT Monograph
ISBN
978-80-214-4214-6
Vydavatel
Fakulta informačních technologií VUT v Brně
Místo
Brno, CZ
BibTeX
@BOOK{FITPUB9454,
   author = "Ale\v{s} Smr\v{c}ka and Tom\'{a}\v{s} Vojnar",
   title = "Verification of Asynchronous and Parametrized Hardware Designs",
   pages = 115,
   series = "FIT Monograph",
   year = 2010,
   location = "Brno, CZ",
   publisher = "Faculty of Information Technology BUT",
   ISBN = "978-80-214-4214-6",
   language = "english",
   url = "https://www.fit.vut.cz/research/publication/9454"
}
Nahoru