Detail publikace

Efficient Hardware Accelerator for Symbolic Regression Problems

VAŠÍČEK Zdeněk a SEKANINA Lukáš. Efficient Hardware Accelerator for Symbolic Regression Problems. In: 5th Doctoral Workshop on Mathematical and Engineering Methods in Computer Science. Znojmo: Masarykova universita, 2009, s. 192-199. ISBN 978-80-87342-04-6.
Název česky
Efektivní hardwarový akcelerátor pro řešení problému symbolické regrese
Typ
článek ve sborníku konference
Jazyk
angličtina
Autoři
Abstrakt

Článek prezentuje novou hardwarovou architekturu uvnitř FPGA vhodnou k akceleraci řešení problému symbolické regrese využívající kartézského genetického programování. Prohledávací algoritmus běží uvnitř procesoru PowerPC, který je dostupný v FPGA obvodech Xilinx rodiny Virtex. Navržený akcelerátor vykazuje výrazné zrychlení v porovnání s optimalizovanou čistě softwarovou realizací běžící na běžném počítači. Článek popisuje také algoritmus, který byl navržen s ohledem na minimalizaci počtu přístupů do populační paměti.

Rok
2009
Strany
192-199
Sborník
5th Doctoral Workshop on Mathematical and Engineering Methods in Computer Science
Konference
MEMICS'09 -- 5th Doctoral Workshop on Mathematical and Engineering Methods in Computer Science, Znojmo, CZ
ISBN
978-80-87342-04-6
Vydavatel
Masarykova universita
Místo
Znojmo, CZ
BibTeX
@INPROCEEDINGS{FITPUB9108,
   author = "Zden\v{e}k Va\v{s}\'{i}\v{c}ek and Luk\'{a}\v{s} Sekanina",
   title = "Efficient Hardware Accelerator for Symbolic Regression Problems",
   pages = "192--199",
   booktitle = "5th Doctoral Workshop on Mathematical and Engineering Methods in Computer Science",
   year = 2009,
   location = "Znojmo, CZ",
   publisher = "Masaryk University",
   ISBN = "978-80-87342-04-6",
   language = "english",
   url = "https://www.fit.vut.cz/research/publication/9108"
}
Soubory
Nahoru