Článek ve sborníku konference

KOŘENEK Jan a PUŠ Viktor. Memory Optimization for Packet Classification Algorithms in FPGA. In: Proceedings of the 13th IEEE Symposium on Design and Diagnostics of Electronic Circuits and Systems. Vídeň: IEEE Computer Society, 2010, s. 297-300. ISBN 978-1-4244-6610-8.
Jazyk publikace:angličtina
Název publikace:Memory Optimization for Packet Classification Algorithms in FPGA
Název (cs):Paměťová optimalizace algoritmů klasifikace paketů v FPGA
Strany:297-300
Sborník:Proceedings of the 13th IEEE Symposium on Design and Diagnostics of Electronic Circuits and Systems
Konference:IEEE International Symposium on Design and Diagnostics of Electronic Circuits and Systems 2010
Místo vydání:Vídeň, AT
Rok:2010
ISBN:978-1-4244-6610-8
Vydavatel:IEEE Computer Society
Soubory: 
+Typ Jméno Název Vel. Změněn
iconpaper.pdf111 KB2012-02-16 13:34:37
^ Vybrat vše
S vybranými:
Klíčová slova
packet classification, sram, fpga, tcam
Anotace
Algoritmy klasifikace paketů se používají v zařízeních pro síťovou bezpečnost. Jak se zvyšují rychlosti sítí, roste potřeba pro hardwarovou akceleraci. Dnešní hardwarové architectury mohou dosahovat vysokých rychlostí jedině za cenu velkých datových struktur. Navrhujeme novou metodu redukce datové struktury pro celou skupinu dekompozičních metod. Redukce značně snižuje režii danou kartézským součinem pravidel. Datová struktura může být zkomprimována v průměru na 10 %.
Abstrakt
Packet classification algorithms are widely used in network security devices. As network speeds are increasing, the demand for hardware acceleration of packet classification in FPGAs or ASICs is growing. Nowadays hardware architectures can achieve multigigabit speeds only at the cost of large data structures, which can not fit into the on-chip memory. We propose novel method how to reduce data structure size for the family of decomposition architectures at the cost of additional pipelined processing with only small amount of logic resources. The reduction significantly decreases overhead given by the Cartesian product nature of classification rules. Therefore the data structure can be compressed to 10 % on average. As high compression ratio is achieved, fast on-chip memory can be used to store data structures and hardware architectures can process network traffic at significantly higher speed.
BibTeX:
@INPROCEEDINGS{
   author = {Jan Kořenek and Viktor Puš},
   title = {Memory Optimization for Packet Classification Algorithms in
	FPGA},
   pages = {297--300},
   booktitle = {Proceedings of the 13th IEEE Symposium on Design and
	Diagnostics of Electronic Circuits and Systems},
   year = {2010},
   location = {Vídeň, AT},
   publisher = {IEEE Computer Society},
   ISBN = {978-1-4244-6610-8},
   language = {english},
   url = {http://www.fit.vutbr.cz/research/view_pub.php.cs?id=9198}
}

Vaše IPv4 adresa: 54.146.190.193
Přepnout na IPv6 spojení

DNSSEC [dnssec]