Článek ve sborníku konference

Kotásek, Z., Škarvada, J., Strnadel, J.: Reduction of Power Dissipation Through Parallel Optimization of Test Vector and Scan Register Sequences, In: Proceedings of the 13th IEEE International Symposium on Design and Diagnostics of Electronic Circuits and Systems, Vienna, AT, IEEE CS, 2010, s. 364-369, ISBN 978-1-4244-6610-8

Jazyk publikace:

angličtina

Název publikace:

Reduction of Power Dissipation Through Parallel Optimization of Test Vector and Scan Register Sequences

Název (cs):

Redukce příkonu pomocí souběžné optimalizace pořadí aplikace testovacích vektorů a pořadí registrů ve scan řetězech

Strany:

364-369

Sborník:

Proceedings of the 13th IEEE International Symposium on Design and Diagnostics of Electronic Circuits and Systems

Konference:

IEEE International Symposium on Design and Diagnostics of Electronic Circuits and Systems 2010

Místo vydání:

Vienna, AT

Rok:

2010

ISBN:

978-1-4244-6610-8

Vydavatel:

IEEE Computer Society

URL:

http://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=5491750&isnumber=5491740 [PDF]

Soubory:

Klíčová slova

test vector, scan chain, low power, power dissipation, optimization, genetic algorithm, CMOS, AMI, ordering

Anotace

Ve článku je představena nová metoda redukce příkonu během aplikace testu. Výhodou této metody, ve srovnání s existujícími přístupy, je použití přesnějších postupů pro hodnocení příkonu testovaného obvodu. Vyšší přesnosti bylo dosaženo jednak použitím přesnější metriky a jednak simulací aplikace testu. Namísto odhadu příkonu vycházejícího z vyhodnocení Hammingovy vzdálenosti mezi testovacími vektory je v případě naší metody příkon ohodnocen na základě znalosti nízkoúrovňové struktury obvodu pro konkrétní cílovou technologii - v našem případě CMOS popsanou pomocí AMI knihovny. Další přínos navžené metody spočívá v tom, že neoptimalizuje pořadí aplikace testovacích vektorů a pořadí registrů ve scan řetězcích nezávisle na sobě, tj. postupně, jako to dělají ostatní metody, ale závisle na sobě, tj. souběžně. Díky těmto vlastnostem dosahuje navržená metoda lepších výsledků v podstatném procentu experimentů prováděných nad benchmarkovými obvody ze sad ISCAS85, ISCAS89 a ITC99.

BibTeX:

@INPROCEEDINGS{
   author = {Zdeněk Kotásek and Jaroslav Škarvada and Josef Strnadel},
   title = {Reduction of Power Dissipation Through Parallel Optimization
	of Test Vector and Scan Register Sequences},
   pages = {364--369},
   booktitle = {Proceedings of the 13th IEEE International Symposium on
	Design and Diagnostics of Electronic Circuits and Systems},
   year = {2010},
   location = {Vienna, AT},
   publisher = {IEEE Computer Society},
   ISBN = {978-1-4244-6610-8},
   language = {english},
   url = {http://www.fit.vutbr.cz/research/view_pub.php?id=9201}
}

Nacházíte se v sekcích

Článek ve sborníku konference