Článek v časopise

 
Vašíček, Z., Sekanina, L.: Hardware Accelerator of Cartesian Genetic Programming with Multiple Fitness Units, In: Computing and Informatics, roč. 29, č. 6, 2010, Bratislava, SK, s. 1359-1371, ISSN 1335-9150
Jazyk publikace:angličtina
Název publikace:Hardware Accelerator of Cartesian Genetic Programming with Multiple Fitness Units
Název (cs):Obvodový akcelerátor pro kartézské genetické programování s násobnými fitness jednotkami
Strany:1359-1371
Místo vydání:SK
Rok:2010
Časopis:Computing and Informatics, roč. 29, č. 6, Bratislava, SK
ISSN:1335-9150
Soubory: 
+Typ Jméno Název Vel. Změněn
icon11080.pdf254 KB2011-02-18 16:45:15
^ Vybrat vše
S vybranými:
Klíčová slova

Cartesian genetic programming, hardware accelerator, evolutionary circuit design, FPGA

Anotace
Článek prezentuje nový akcelerátor pro kartézské genetické programování (CGP), který je implementován v jednom čipu FPGA. Akcelerátor umožňuje paralelní evaluaci několika kandidátních řešení. Byla navržena vhodná paměťová architektura s cílem maximalizovat výkonnost. V úloze evolučního návrhu obrazového filtru bylo dosaženo urychlení až 170 oproti vysoce optimalizované implementaci pracující na běžném počítači.
BibTeX:
@ARTICLE{
   author = {Zdeněk Vašíček and Lukáš Sekanina},
   title = {Hardware Accelerator of Cartesian Genetic Programming with
	Multiple Fitness Units},
   pages = {1359--1371},
   journal = {Computing and Informatics},
   volume = {29},
   number = {6},
   year = {2010},
   ISSN = {1335-9150},
   language = {english},
   url = {http://www.fit.vutbr.cz/research/view_pub.php?id=9421}
}