Článek ve sborníku konference

 
Bartoš, P., Kotásek, Z., Dohnal, J.: Decreasing Test Time by Scan Chain Reorganization, In: IEEE Design and Diagnostics of Electronic Circuits and Systems DDECS'2011, Cottbus, DE, IEEE CS, 2011, s. 371-374, ISBN 978-1-4244-9753-9
Jazyk publikace:angličtina
Název publikace:Decreasing Test Time by Scan Chain Reorganization
Název (cs):Zkracování doby aplikace testu přeuspořádáním scan řetězce
Strany:371-374
Sborník:IEEE Design and Diagnostics of Electronic Circuits and Systems DDECS'2011
Konference:IEEE International Symposium on Design and Diagnostics of Electronic Circuits and Systems 2011
Místo vydání:Cottbus, DE
Rok:2011
ISBN:978-1-4244-9753-9
Vydavatel:IEEE Computer Society
Soubory: 
+Typ Jméno Název Vel. Změněn
iconddecs2011_Bartos.pdf130 KB2011-05-03 14:52:11
^ Vybrat vše
S vybranými:
Klíčová slova
scan chain, test, time, reordering, reorganization, physical, layout
Anotace
Příspěvek popisuje metodu optimalizace scan řetězce po fázi fyzického návrhu za účelem snížení doby aplikace testu. Princip metody je založen na eliminaci některých typů chyb a tím i počtu testovacích vektorů nutných pro jejich otestování. Metoda byla experimentálně ověřena na několika reálných obvodech, výsledky experimentů jsou v příspěvku uvedeny.
BibTeX:
@INPROCEEDINGS{
   author = {Pavel Bartoš and Zdeněk Kotásek and Jan Dohnal},
   title = {Decreasing Test Time by Scan Chain Reorganization},
   pages = {371--374},
   booktitle = {IEEE Design and Diagnostics of Electronic Circuits and
	Systems DDECS'2011},
   year = {2011},
   location = {Cottbus, DE},
   publisher = {IEEE Computer Society},
   ISBN = {978-1-4244-9753-9},
   language = {english},
   url = {http://www.fit.vutbr.cz/research/view_pub.php?id=9556}
}