Název:

Funkční verifikace číslicových systémů

Zkratka:FVS
Ak.rok:2017/2018
Semestr:letní
Studijní plán:
ProgramOborRočníkPovinnost
IT-MGR-2MBI-volitelný
IT-MGR-2MBS-volitelný
IT-MGR-2MGM-volitelný
IT-MGR-2MIN-volitelný
IT-MGR-2MIS-volitelný
IT-MGR-2MMI-volitelný
IT-MGR-2MMM-volitelný
IT-MGR-2MPV-volitelný
IT-MGR-2MSK-volitelný
Vyučovací jazyk:čeština
Kredity:5 kreditů
Ukončení:zkouška (kombinovaná)
Výuka:
hod./sempřednáškasem./cvičenílab. cvičenípoč. cvičeníjiná
Rozsah:2608018
 zkouškatestycvičenílaboratořeostatní
Body:60002020
Garant:Kotásek Zdeněk, doc. Ing., CSc., UPSY
Přednášející:Zachariášová Marcela, Ing., Ph.D., UPSY
Cvičící:Dobai Roland, Ing., Ph.D., UPSY
Zachariášová Marcela, Ing., Ph.D., UPSY
Fakulta:Fakulta informačních technologií VUT v Brně
Pracoviště:Ústav počítačových systémů FIT VUT v Brně
Rozvrh:
DenVýukaTýdenMístnostOdDoPSKSk-odSk-do
ÚtpřednáškavýukyA11309:0010:501MITxxxx
ÚtpřednáškavýukyA11309:0010:502MITxxxx
 
Cíle předmětu:
  Získat přehled o funkční verifikaci číslicových systémů, pozornost se věnuje problematice přípravy testovacích prostředí (testbenchů), funkční verifikaci a emulaci. Získat praktické dovednosti s funkční verifikací číslicových systémů, které používají přední výrobci číslicových obvodů. Zvládnutí tvorby testovacích a verifikačních prostředí podle aktuálních a běžně používaných metodik (OVM, UVM). Zvládnutí poskytnutí přesných informací o objevených chybách, nebo jejich přímého odstranění.
Anotace:
  Aktuální důležitost funkční verifikace. Specifikace požadavků a verifikační plán. Simulace a příprava testovacích prostředí. Funkční verifikace a její metody (generování pseudo-náhodných verifikačních stimulů, verifikace řízená pokrytím, verifikace založená na tvrzeních, samokontrolní mechanismy). Verifikační metodiky a jazyk SystemVerilog. Reportování a oprava nalezených chyb. Emulace a FPGA prototypování.
Požadované prerekvizitní znalosti a dovednosti:
  Základy návrhu číslicových systémů, základy programování.
Získané dovednosti, znalosti a kompetence:
  Student zná základní techniky funkční verifikace číslicových systémů: simulaci, funkční verifikaci a její metody, emulaci a prototypování. Umí analyzovat zdrojové kódy a výstupy nástrojů pro funkční verifikaci, umí lokalizovat chyby a zařídit jejich opravu. Umí vytvářet základní verifikační prostředí v jazyku SystemVerilog podle aktuálních metodik (OVM, UVM) pro funkční verifikaci. Získal znalosti, které jsou značnou výhodou při práci v oblasti návrhu číslicových obvodů.
Osnova přednášek:
 
  1. Důvody funkční verifikace číslicových systémů. Historie funkční verifikace, jazyků HDL a HVL. Specifikace požadavků a verifikační plán.
  2. Testování modelů číslicových systémů pomocí simulace. Jazyk VHDL. Tvorba testovacích prostředí. Nejpoužívanější simulátory.
  3. Úvod do funkční verifikace. Techniky funkční verifikace.
  4. Metodiky tvorby verifikačních prostředí. HVL jazyky.
  5. Generovaní verifikačních testů ve formě pseudo-náhodných stimulů. Přímé testy. Omezující podmínky.
  6. Verifikace řízená pokrytím. Metriky pokrytí. Měření a analýza pokrytí.
  7. Samo-kontrolní mechanizmy.
  8. Tvorba tvrzení. Jazyky pro tvorbu tvrzení. Hlášení chyb.
  9. Verifikace založená na tvrzeních.
  10. Emulace a prototypování.
  11. Ladění přímo v obvodě.
  12. Zvaná přednáška hosta z praxe.
  13. Speciální případy verifikace číslicových obvodů. Další verifikační přístupy. Výzvy a otevřené problémy verifikace.
Osnova laboratorních cvičení:
 
  1. Tvorba testovacích okolí pro aritmeticko-logickou jednotku (ALU).
  2. Tvorba verifikačního prostředí pro ALU.
  3. Verifikace ALU řízena pokrytím. 
  4. Verifikace ALU založena na tvrzeních.
Osnova ostatní - projekty, práce:
 Návrh a implementace verifikačního prostředí pro vybraný číslicový systém.
Literatura referenční:
 
  • Myer, A.: Principles of Functional Verification, Newnes, USA, 2003. ISBN: 0750676175.
  • Bergeron, J.: Writing Testbenches using SystemVerilog, Springer, USA, 2006. ISBN: 0387292217
  • Spear, Ch., Tumbush, G., SystemVerilog for Verification: A Guide to Learning the Testbench Language Features, Springer, USA, 2012. ISBN: 1461407141.
  • Haque, F., Michelson, J., Khan, K.: The Art of Verification with SystemVerilog Assertions, Verification Central, USA, 2006. ISBN: 0971199418.
  • Amos, D., Lesea, A., Richter, R.: FPGA-Based Prototyping Methodology Manual: Best Practices in Design-For-Prototyping, Synopsys Press, USA,2011. ISBN: 1617300047.
Literatura studijní:
 Přednáškové materiály v elektronické formě.
Průběžná kontrola studia:
  Účast na laboratorních cvičeních a vypracování projektu v předepsaném termínu.
Podmínky zápočtu:
  Zápočet není ustanoven.