Název:

Architektura procesorů

Zkratka:ACH
Ak.rok:2011/2012
Semestr:zimní
Studijní plán:
ProgramOborRočníkPovinnost
IT-MGR-2MBI-volitelný
IT-MGR-2MBS-povinně volitelný - skupina C
IT-MGR-2MGM2.volitelný
IT-MGR-2MGM.2.volitelný
IT-MGR-2MIN-volitelný
IT-MGR-2MIN.-volitelný
IT-MGR-2MIS-volitelný
IT-MGR-2MIS.-volitelný
IT-MGR-2MMI-povinně volitelný - skupina C
IT-MGR-2MMM-volitelný
IT-MGR-2MPS2.povinný
IT-MGR-2MPV2.povinný
IT-MGR-2MSK-volitelný
Vyučovací jazyk:čeština
Kredity:5 kreditů
Ukončení:zápočet+zkouška (písemná)
Výuka:
hod./sempřednáškasem./cvičenílab. cvičenípoč. cvičeníjiná
Rozsah:3900013
 zkouškatestycvičenílaboratořeostatní
Body:60100030
Garant:Dvořák Václav, prof. Ing., DrSc., UPSY
Přednášející:Dvořák Václav, prof. Ing., DrSc., UPSY
Martínek Tomáš, Ing., Ph.D., UPSY
Cvičící:Dvořák Václav, prof. Ing., DrSc., UPSY
Pospíchal Petr, Ing., UPSY
Fakulta:Fakulta informačních technologií VUT v Brně
Pracoviště:Ústav počítačových systémů FIT VUT v Brně
Navazující:
Grafické a multimediální procesory (GMU), UPSY
Návrh externích adaptérů a vestavěných systémů (NAV), UPSY
Nahrazuje:
Architektury počítačů (ARP), UPSY
 
Cíle předmětu:
Seznámit se s architekturou nejnovějších procesorů pracujících s paralelismem na úrovni instrukcí či vláken. Ujasnit si úlohu překladače a jeho spolupráci s procesorem. Získat schopnost orientovat se v nabídce mikroprocesorů, dovést je hodnotit a porovnávat. Dále se seznámit s architekturou grafických, signálových  a multimediálních procesorů. Zvládnout základní principy snižování příkonu procesorů, komprese textur, mapovacích algoritmů pro multiprocesory a procesorů se zpracováním toků.
Anotace:
Předmět pokrývá architekturu univerzálních i specializovaných procesorů. Paralelismus na úrovni instrukcí (ILP) je studován na procesorech skalárních, superskalárních a VLIW. Dále jsou probrány procesory s vláknovým paralelismem (TLP). Datový paralelismus je ilustrován na zpracování stylem SIMD a na vektorových procesorech. Hlavním typem specializovaných procesorů jsou grafické, signálové a multimediální procesory. Probírají se základní techniky paralelizace a řetězení zpracování grafických a multimediálních operací. 
Požadované prerekvizitní znalosti a dovednosti:
Architektura počítače typu von Neumann, hierarchická organizace paměťového systému, základy mikroprogramování, programování v JSI, činnost a funkce kompilátoru
Získané dovednosti, znalosti a kompetence:
Přehled mikroarchitektury procesorů a jejich trendů, dovednost porovnat procesory a simulovat vhodnými nástroji vliv změn v jejich architektuře. Znalosti o architektuře a obvodové podpoře zpracování grafických a multimediálních signálů. 
Osnova přednášek:
  1. Skalární procesory. Zřetězené zpracování instrukcí a instrukční závislosti. Architektura typického procesoru.
  2. Řetězové zpracování s asistencí kompilátoru. Superskalární CPU. Dynamické plánování instrukcí, predikce skoků.
  3. Pokročilé techniky superskalárního zpracování: přejmenování registrů, tok dat přes paměťovou hierarchii.
  4. Optimalizace načítání dat a instrukcí. Příklady procesorů.
  5. Procesory VLIW. SW řetězení, predikace, binární překlad.
  6. Paralelismus na úrovni vláken, multivláknové procesory, síťové procesory.
  7. Procesory s podporou datového paralelismu, vektorové jednotky. 
  8. SIMDová rozšíření SWAR, GPU a SIMT.
  9. Architektura grafických jednotek GPU.
  10. Paralelní výpočty na GPU, zpracování toků, CUDA/OpenCL.
  11. Multimediální procesory, procesor Cell . 
  12. Signálové procesory   
  13. Nízkopříkonové procesory.
Osnova numerických cvičení:
Numerická cvičení u předmětu nejsou plánována.
Osnova ostatní - projekty, práce:
  1. Superskalární technika zpracování instrukcí (simulátor SuperScalar)
  2. Simulace výkonnosti paměťové hierarchie.
  3. GPGPU, programovací úloha. 
Literatura referenční:
  1. Baer, J.L.: Microprocessor Architecture. Cambridge University Press, 2010, 367 s., ISBN 978-0-521-76992-1.
  2. Hennessy, J.L., Patterson, D.A.: Computer Architecture - A Quantitative Approach. 5. vydání, Morgan Kaufman Publishers, Inc., 2012, 856 s., ISBN 978-0-12-383872-8.
  3.  Kirk, D., and Hwu, W.: Programming Massively Parallel Processors: A Hands-on Approach, Elsevier, 2010, s. 256, ISBN: 978-0-12-381472-2
Literatura studijní:
  1. Dvořák, V., Drábek, V.: Architektura procesorů. Studijní opora. https://wis.fit.vutbr.cz/FIT/db/dir.php/course/ACH-IT/texts/ACH-cast1.pdf
Průběžná kontrola studia:
Vyhodnocení třech malých projektů v rozsahu 4 hodin každý, půlsemestrální písemka.
Podmínky zápočtu:
Získání 20 ze 40 bodů za projekty a půlsemestrální písemku.