Téma disertační práce

Školitel:Kotásek Zdeněk, doc. Ing., CSc.
Téma:Metody akcelerace verifikace logických obvodů
Zahájení v ak.r.:2011/2012
Obhajoba disertace:2015-12-11
Název disertace:Metody akcelerace verifikace logických obvodů
Charakteristika řešeného problému:

Verifikace tvoří nezbytnou součást procesu vývoje logických obvodů. S rostoucí složitostí těchto obvodů a požadavků na jejich správnou funkci roste i podíl verifikace v celkové době vývoje logického obvodu, přičemž v současnosti se tato hodnota pohybuje mezi 60 a 80 %.

Testování a funkční verifikace založené na simulaci jsou v současnosti nejčastěji používané metody verifikace návrhu logických obvodů. Tato skutečnost činí velmi žádoucí snižování jak času simulace, tak i času potřebného pro vytvoření sady testů pokrývajících stavový prostor logického obvodu v uspokojivé míře.

Tématem této disertační práce je studium a návrh technik funkční verifikace umožňujících zkrácení této fáze vývoje logických obvodů, a to jak za pomoci zkrácení času simulace (např. použitím rekonfigurovatelných hradlových polí nebo paralelizace), tak i podpory generování testovacích vektorů efektivně pokrývajících stavový prostor daného obvodu, případně využití technik formální analýzy a verifikace.

Vaše IPv4 adresa: 18.204.48.40
Přepnout na https