Seminars take place at L314 every Friday from 11am to 12pm.
Detection of Material Surface Damage via Neural Network
The presentation explores the use of neural networks to analyse photographs of material surfaces and identify signs of damage such as cracks, corrosion, and wear. The results of neural networks will be discussed and compared with results achieved only via basic image processing techniques such as edge detection, Hough line transformation, image segmentation, etc. The presentation also describes datasets used for training.
Integrating density-aware correction into sound-speed propagation predictor
This presentation shows the update of the HelmNet model to a more straightforward predictor of ultrasound propagation. The updated predictor simplifies the model architecture while integrating density correction. Furthermore, by removing the recurrent approach, the predictive process is much streamlined and easier to train and run, making it more accessible.
ApproxDARTS: Differentiable Neural Architecture Search with Approximate Multipliers
Integrating the principles of approximate computing into the design of hardware-aware deep neural networks (DNN) has led to DNNs implementations showing good output quality and highly optimized hardware parameters such as low latency or inference energy. In this work, we present ApproxDARTS, a neural architecture search (NAS) method enabling the popular differentiable neural architecture search method called DARTS to exploit approximate multipliers and thus reduce the power consumption of generated neural networks. We showed on the CIFAR-10 data set that the ApproxDARTS is able to perform a complete architecture search within less than 10 GPU hours and produce competitive convolutional neural networks (CNN) containing approximate multipliers in convolutional layers. For example, ApproxDARTS created a CNN showing an energy consumption reduction of (a) 53.84% in the arithmetic operations of the inference phase compared to the CNN utilizing the native 32-bit floating-point multipliers and (b) 5.97% compared to the CNN utilizing the exact 8-bit fixed-point multipliers, in both cases with a negligible accuracy drop. Moreover, the ApproxDARTS is 2.3 times faster than a similar but evolutionary algorithm-based method called EvoApproxNAS.
TBA
TBA
TBA
TBA
TBA
TBA
Hash-Based Pattern Matching Architecture
Constantly increasing speeds of network links push up requirements on the performance of network security and monitoring systems. Many network applications such as intrusion detection systems (IDSes) perform deep packet inspection and detect network threats using a ruleset with many signatures. Due to high computation complexity, network applications must use hardware acceleration to achieve wire-speed 100 Gbps throughput. Pattern matching - the most computationally intensive part of deep packet inspection, especially in IDSes - is usually accelerated in hardware. However, current hardware architectures use massive replication of memories and data structures and thus can support only small sets of signatures. To support large rulesets, fast approximate pre-filters can sift the network traffic and significantly decrease the load of further exact signature matching in software or hardware. Therefore, this thesis deals with designing a highly efficient hash-based pre-filtration architecture that replaces the complex signature matching with a significantly simpler short string matching. The pre-filter performs the matching by several parallel hash functions and a suitably shared set of memory blocks forming a hash table. Due to the lack of memory replication, hardware resources are efficiently utilized and the architecture supports large sets of signatures. The architecture also achieves a high level of pre-filtration and its throughput is scalable to hundreds of Gbps. In addition, the thesis further presents architecture optimizations focused on efficient hardware resources utilization and shows their benefits for an open-source IDS Snort acceleration system, Pigasus. Moreover, the proposed concept of hardware architecture is actively used in hardware accelerated network security and monitoring devices used by the Ministry of the Interior of the Czech Republic and has been transferred to a commercial company.
Introduction of the 1st year PhD student
Introduction of the 1st year PhD student.
Mapping Cognitive Impairments and Biomarkers to Refine Mental Disorder Diagnosis and Intervention
In this presentation, I will present three objectives of my research. The first one focuses on developing a Cognitive Skills Impairment Map to improve the comprehension of mental disorders by correlating specific cognitive deficits with the diagnostic criteria established in the DSM-V. The research aims to enhance the precision of mental disorder diagnoses and provide a foundation for more effective intervention strategies. Additionally, it investigates candidate biomarkers that could signal the presence of mental health disorders, thus aiding in their early detection. By identifying these candidate biomarkers, the study seeks to facilitate prompt and targeted therapeutic measures. Furthermore, the selection of pertinent biomarkers associated with cognitive skills is examined to discern the underlying causes of cognitive impairments inherent in various mental disorders.
Assessment of mental stress and anxiety from analysis of brain signals
We delve into the critical domain of "Assessment of brain signals for the classification of stress, anxiety, and depression." These pervasive mental health disorders affect a substantial portion of the population, and our focus centers on the identification of pre-onset signals using pivotal domains: Band Biomarkers, Asymmetry, Brain Connectivity, and Time-Domain analysis. By examining these domains, we aim to uncover reliable markers that can facilitate early detection and ultimately, improved management of these disorders. With approximately 70% of brain disorders originating from these domains, our review provides a thorough exploration of the current state of research and paves the way for developing innovative approaches to enhance mental health diagnostics and care.
Multi-objective Evolutionary Design of Explainable EEG Classifier
As EEG is non-invasive and increasingly more available and cost-effective, it is being used in a growing number of fields. However, the conventional classification using machine learning methods requires a difficult manual selection of features. Deep learning techniques do not require manual feature selection but do not provide explainable solutions required for biomedical applications. The presented work aims to create an automated method for the evolutionary design of explainable EEG classifiers through a combination of genetic algorithm, traditional approaches for classifier design, and multi-objective design techniques to achieve a good trade-off between the number of features and classification accuracy.
Techniques for Efficient Fourier Transform Computation in Ultrasound Simulations
Noninvasive ultrasound surgeries represent a rapidly growing field in medical applications. Preoperative planning often relies on computationally expensive ultrasound simulations. This paper explores methods to accelerate these simulations by reducing the computation time of the Fourier transform, which is an integral part of the simulation in the k-Wave toolbox. Two experiments and their results will be presented. The first investigates substituting the standard Fast Fourier Transform (FFT) with a Sparse Fourier Transform (SFT). The second approach utilises filtering of the frequency spectrum, inspired by image compression algorithms. The aim of both experiments is to find a suitable method for accelerating the Fourier transform while utilising the sparsity of the spectrum in acoustic pressure. Our findings show that filtering offers significantly better results in terms of computation error, leading to a substantial reduction in overall simulation runtime.
Pallet packing and other challenging problems in freight transportation
Finding optimal solutions for NP-hard problems typically requires exponential time. Many problems faced in freight transportation are NP-hard and need approximate algorithms to produce feasible solutions in a reasonable timeframe. This presentation delves into the heuristic solution of the classical pallet packing problem and discusses its real-world challenges, together with a few other related research areas. Automating and further improving key processes in freight transportation can produce time, cost, and environmental benefits.
Unlocking the secrets of Zero-Knowledge proofs
Abstract: Zero-knowledge proofs (ZKP) allow a prover to prove a claim such that the verifier learns nothing but the correctness of the claim. Succinct ZKP are ZKP where the size of the proof is exponentially smaller than the prover's input. The latter has seen a growing interest in blockchain applications in recent years. The talk will give a short introduction to ZKP and how they are constructed. We will touch on the blockchain application and the computational burden in generating these proofs.
BIO: Barak holds a Ph.D. in mathematics from the University of Auckland and held a postdoctoral position at the University of Pennsylvania, where his research was on public key cryptography, especially post-quantum cryptography. Barak was a researcher at Matter Labs, a team building zero-knowledge-proof solutions for blockchain applications, and is now leading the research efforts at Maya-ZK, a team that specialises in hardware acceleration for zero-knowledge proofs.
Advancements and Challenges in the Clinical Diagnosis of Alzheimer's Disease: A Focus on EEG Biomarkers
The presentation examines the current state of Alzheimer's Disease (AD) diagnosis, focusing on the limitations of traditional clinical methods and the potential of EEG as a diagnostic tool. We discuss the challenges in AD diagnosis, including issues with early detection and accuracy, and introduce EEG's capabilities in analyzing signal complexity and brain networks for identifying preclinical AD. The aim is to highlight EEG's emerging role in enhancing AD diagnosis within clinical settings.
Exploring Quantization and Mapping Synergy in Hardware-Aware Deep Neural Network Accelerators
It is well known that memory accesses to external memory (DRAM) require orders of magnitude more energy than accessing the on-chip memory subsystem. With that in mind, this work addresses the challenge of achieving energy-efficient execution of deep neural network (DNN) models on specialized hardware accelerators. Specifically, we delve into the synergy between model optimization using quantization and its scheduling for execution on an accelerator. For this purpose, we implemented an automated quantization framework employing the NSGA-II algorithm for multi-criteria optimization. By extending the state-of-the-art analytical tool Timeloop with support for data quantization, we explore the previously hidden space of model-to-HW mappings. This enables us to guide the multi-criteria optimization and achieve good quality tradeoffs between model accuracy and hardware parameters. We show that the Timeloop extension greatly impacts the overall energy consumption and latency by reducing the required number of memory accesses. On the Eyeriss accelerator and MobileNet V1 model, we were able to reach up to 37% energy reduction without any accuracy drop.
Leveraging AI for Enhanced Log Analysis
Log analysis is crucial for maintaining system health, security, and performance. Artificial Intelligence (AI) techniques provide promising solutions for automating and improving log analysis. The research tasks involve detecting types of logging devices, extracting event templates from logs, identifying anomalies, mapping IDs across different sources, and using Large Language Models (LLMs) for rule generation or query building. By leveraging AI, organizations can enhance efficiency, accuracy, and proactive management of log data.
AFFT: DFT and DTT library for MATLAB
Discrete fourier and trigonomic transformations are elementary tools used in signal processing and analysis. We will present you the progress on the AFFT library which extends MATLAB's current FFT capabilities while providing extra performance and functionality.
Exploring NCA Dynamics: Semantic Segmentation and Cell Communication
This work presents our investigation into Neural Cellular Automata (NCA) through two focused experiments. Initially, we examine the application of NCA in semantic segmentation, showcasing its potential as an innovative method. Our findings highlight the versatility of NCA in adapting to complex segmentation tasks, suggesting a promising direction for future research. Concurrently, we explore the role of cell-to-cell communication within NCA systems. This exploration reveals the significant influence of intercellular interactions on system behavior and evolution, emphasizing the importance of communication dynamics in shaping NCA performance. Through these experiments, we aim to contribute to the understanding of NCA mechanisms and their application potential in computational models.
A NUR-LFB method study: accelerating real-life simulation cases
A recent paper by Jean-Francois Aubry, Oscar Bates, Christian Boehm, et al. explores the intercomparison of various compressional wave models on a series of benchmarks relevant to transcranial ultrasound (TUS). Using the selected benchmark, we will show that such simulations can be (a) computed efficiently in parallel using the LFB method and (b) further optimized using Non-Unifiorm Resolution (NUR) modification. We will also discuss the accuracy of the approach in detail.
UNIGOU Exchange Program
Brazilian student Hayder Matos Batista Sobrinho, from Federal University of Minas Gerais UFMG, participates in a voluntary short-term INCBAC-UNIGOU (https://www.incbac.org/) research program at UPSY FIT BUT.
Efficient Computational Algorithms and Artificial Intelligence (AI) solutions for video processing dedicated FPGAs
Abstract: Several algorithms for calculating square roots and inverse square roots have been developed. These are oriented on normalized floating point numbers for single and double accuracy. The fast inverse square root (FISR) method will be presented. The Householder iteration method is applied here. The algorithm performs one multiplication operation less without losing accuracy. Many applications of Artificial Intelligence based inferencing are still in the research phase. In this talk, we will introduce the Vitis Video Analytics Software Development Kit framework (Xilinx), which focuses on video processing applications for inference from the video stream. We will discuss a set of Software plug-ins and Hardware IPs dedicated to Xilinx ZCU104 platform that are provided to FPGA designers to develop their solutions and applications.
BIO: Mariusz Wegrzyn received an M.Sc. degree in Electronics and Telecommunications, specialization: microelectronic circuit design from Gdansk University of Technology, Faculty of Electronics, Computer Science and Telecommunications in 2002. From 2002 to 2019, he worked mainly in the industry as an engineer in companies such as Chipidea in Lisbon, Portugal; Evelux, Iskra, and Jozef Stefan Research Institute in Ljubljana, Slovenia; Alpha Microelectronics in Frankfurt (Oder), Germany; and Evatronix in Bielsko-Biala, Poland. In 2021, he received a PhD. degree in Electronics from AGH University of Science and Technology in Krakow. From 2020 to 2021, he was employed as an assistant at the Faculty of Electrical and Computer Engineering, Krakow University of Technology. Currently, he is an assistant professor at the same Faculty.
Evolution of Cryptographically Sound Boolean Functions
Based on its intended use, a cryptographically sound Boolean function needs to possess some combination of various cryptographic properties. The main factor limiting the quality of a Boolean function is the number of its input variables. Simply put, the larger the function is, the more secure it can be. Contemporary methods of Boolean function design either scale poorly or are able to create only a small subset of all functions with the desired properties. In this talk, I present the research summary of my Ph.D. thesis about new and more efficient methods of Evolutionary design of cryptographically sound Boolean functions. This includes the examination of several variants of genetic programming, genetic operators, replacement strategies, objective functions, and methods of parallelization, as well as the development of a new method of evaluating the cryptographic properties of a Boolean function to enable the use of semantic genetic operators.
Windower: Feature Extraction for Real-Time DDoS Detection Using Machine Learning
Distributed Denial of Service (DDoS) attacks are an ever-increasing type of security incident on modern computer networks. To tackle the issue, we propose Windower, a feature-extraction method for real-time network-based intrusion (particularly DDoS) detection. Our stream data mining module employs a sliding window principle to compute statistical information directly from network packets. Furthermore, we summarize several such windows and compute inter-window statistics to increase detection reliability. Summarized statistics are then fed into an ML-based attack discriminator. If an attack is recognized, we drop the consequent attacking source's traffic using simple ACL rules. The experimental results evaluated on several datasets indicate the ability to reliably detect an ongoing attack within the first six seconds of its start and mitigate 99% of flood and 92% of slow attacks while maintaining false positives below 1%. In contrast to state-of-the-art, our approach provides greater flexibility by achieving high detection performance and low resources as flow-based systems while offering prompt attack detection known from packet-based solutions. Windower thus brings an appealing trade-off between attack detection performance, detection delay, and computing resources suitable for real-world deployments.
Fault-tolerant FPGA reconfiguration controller
Fault tolerance is necessary for circuits operating in critical environments such as space, where radiation causes changes in logic levels. Therefore, I will present my work on a reconfiguration controller, a key component for repairing an FPGA after detecting such faults in its configuration memory. I am also working on increasing the resilience of the reconfiguration controller itself.
High-speed stateful packet processing
Abstact: Stateful network functions are critical in modern high-speed data networks, enabling dynamic management of data packets based on their history within the network. This capability is essential for tasks such as load balancing, traffic management, and monitoring, which require real-time processing and decision-making based on the state of the network traffic. Despite their importance, implementing these functions efficiently in high-speed networking environments presents significant challenges. This talk will cover multiple works addressing these challenges. At the heart of the proposal, we present RIBOSOME, a novel system based on programmable switches that leverages unused external memory using RDMA to store packet payload while processing packet headers on devices like CPUs or FPGAs. RIBOSOME effectively utilizes spare bandwidth from connected servers, demonstrating processing of 300G "worth of traffic" with stateful operations like firewalls and packet schedulers on a single machine. This machine, therefore, receives headers of packets comprising millions of new flows per second, which presents a challenge to maintain state. We evaluate different implementations of connection tracking techniques in software on modern multi-core machi We then seek help from the Network Interface Card (NIC) itself. We examine the performance implications of offloading connection tracking to these so-called SmartNICs. The study reveals that while NICs can support high throughput, they struggle with operations involving frequent updates to the packet classifier, a necessity for connection tracking. Those limitations significantly reduce throughput and even complete service denial, highlighting the need to select the connections that will be offloaded carefully. We finally explore techniques to leverage the NIC to assist in connection tracking for elephant flows.
CV: Tom Barbette is an Assistant Professor at UCLouvain in Belgium and in his research, he focuses primarily on high-speed networking and acceleration of network functions. After completing his Ph.D., he continued to a 3-year post-doc at the Networked Systems lab of Dejan Kostic at KTH, Sweden, which was followed by a year post-doc at the IP Networking Lab at UCL, Belgium. His work in areas such as efficient load balancing (RSS++, Cheetah), packet processing optimization (PacketMill, Packet Order Matters, Ribosome), and advanced network scheduling (Reframer) has been recognized and presented at prestigious conferences like NSDI, CoNEXT, and ACM SIGCOMM. His aim is to innovate the Internet with new but backward-compatible features based on novel programmable network infrastructure, such as SmartNICs and P4.
Link with slides: Download
Improving scalability of a architecture generator for network applications
Multi-terabit fiber optic transceivers were demonstrated, yet, it is challenging to implement stateful traffic filter for networks in 100G+ range. For this type of application, the off-chip DDR is required, which has non-deterministic access time. The implementation of a fully in-order architecture comes at a prohibitively large cost or severely constrained throughput. While this alone significantly complicates design, the off-chip memory controllers also exhibit various performance constraints and interface types, which significantly reduces the portability of the design and flexibility in general. With current high-level synthesis (HLS) techniques, it is required to describe design in a structural way, because otherwise compilation time is the infeasible. Structural description still has the problem of flexibility and portability.
In this work, I created a custom vectorizer, if-converter and scheduler for a HLS framework. The new approach allows for stream aware loop unrolling, bit-mask and bit-count patterns optimizations. Proposed optimizations prevent code explosion and extract complicated patterns early, making it possible to compile software-like programs without overhead in a reasonable time. This means that it is now possible to compile stateful filters for various interfaces and memory types, including segmented buses, AXI4, CHI, AvalonMM.
Flying like a superhero - first-person-view agent control using electrical brain signals
Is it possible to fly a drone in a first-person perspective by just "feeling" how I want to move in the environment next without having a probe implanted in my brain? Probably not. But I am trying it anyway.
In my talk I will introduce the topic of my dissertation by explaining this curious proposition of a novel mental task for a non-invasive brain-computer interface based on electroencephalography (EEG). The overarching ultimate goal is to provide a means of control of various agents in virtual or real settings. These agents could be things like computer game characters, robotic arms or UAVs. Basically anything for which it makes sense to have an onboard camera and first-person-view control. Literature review showed some promising related research supporting feasibility but not much research is there that would provide directly usable data. I describe three parts of my research that take that into account and lead to the ultimate goal: stimulation only - focusing on perception alone, task - focusing on the intent and imagination instead, and usable BCI with online processing and classification of task-related EEG - where the focus is online processing and feedback.
TBA
Did not responded
Evolutionary Exploration of a Neural Network for Predicting Ultrasound Propagation
The search for the optimal treatment plan in a focused ultrasound-based procedure is a complex multi-modal problem. It aims to deliver a solution within a clinically relevant time frame while maintaining precision above a critical threshold. We must balance clinical speed with precision. Machine learning offers a promising solution, as a recent neural predictor for acoustic skull propagation speeds up simulations significantly. To delve deeper into the design, we attempted to improve the solver using an evolutionary algorithm, questioning the significance of different building blocks. By utilizing Genetic Programming, we significantly enhanced the solution, resulting in a solver with approximately an order of magnitude better Root Mean Square Error (RMSE) for the predictor, all while still delivering solutions within a reasonable time frame. Additionally, a second study explored the impact of multi-resolution encoding on network precision, offering insights for further research on memory blocks and convolution kernel sizes in Partial Differential Equation (PDE) Recurrent Convolutional Neural Network (RCNN) solvers.
Differential Neural Network Architecture Search Employing Approximate Multipliers
As part of my dissertation work, I have recently been most interested in a differentiable approach to the automated design of convolutional neural network (CNN) architectures, called Differentiable Neural Architecture Search (NAS). The implemented solution is based on an existing method called DARTS (Differentiable Architecture Search) and was implemented by a student as a bachelor thesis. In this work, the original DARTS method was extended by the use of approximate multipliers in convolutional layers of CNNs in order to find the optimal tradeoff between accuracy and HW parameters of resulting CNN architecture. This method represents an alternative approach to NAS based on the evolutionary computing techniques that I have covered before and directly builds on my previous research.
Portable Test and Stimulus Standard, Vertical Reuse and Automation
Ever-increasing demands on embedded and computer systems increase their design complexity, putting more pressure on their error-free creation. A typical way of ensuring this is through functional verification, which is becoming harder with the increasing complexity of designs. New approaches and methods have to be developed, such as the Portable Test and Stimulus Standard, providing a higher level of abstraction and defining graph-based models of verification intent used to drive stimuli generation. The main focus of the standard is on redundancy reduction through driving stimuli generation and reusability. The reusability of the model is intended on all the platforms, which we call horizontal reuse (simulation, emulation, FPGA) and all design levels, which we call vertical reuse (IP block, subsystem, whole system). Despite its clear definition and benefits it provides, its utilization is still at its beginning, giving room for usability research and automation proposals. The work focuses on reusability across all design levels. The main idea is to build the model for the full system, starting with models for its blocks using the control flow analysis to define interconnection between them. The use of control flow analysis is based on the assumption that control signals have the most considerable influence on the functionality of the design. The aim is to reduce the amount of knowledge needed for the successful interconnection of models representing verification intent. The goal is to (semi)automate all necessary steps, increasing efficiency and reducing the error-prone of the model creation.
Utilizing Cartesian Genetic Programming to Enhance Polygenic Risk Score Calculation
The polygenic risk score (PRS) has proven to be a valuable tool for assessing an individual's genetic predisposition to phenotype (disease) within biomedicine in recent years. However, traditional regression-based methods for PRS calculation have limitations that can impede their accuracy and predictive power. In this presentation, I will show you some of the work done as part of the interfaculty IGA project focused on the use of PRS in plant cultivation. More precisely, a comparison between conventional PRS calculation and the proposed method using Cartesian Genetic Programming (CGP) as a way to overcome the limitations of traditional regression techniques and improve the accuracy of PRS prediction.
Exploring the impact of coefficient removal on the precision of wave propagation simulations
Over the past several months, I have been actively engaged in two projects. Firstly, I worked on the creation of a MATLAB wrapper for the FFT (Fast Fourier Transform) library. The primary objective was to assess the impact of removing a specific percentage of coefficients from a signal and observe its effect on the precision of the simulation. The goal is to gain insights into the accumulated error during wave propagation simulations when a given percentage of coefficients is removed from the signal. Additionally, another objective is to determine the overall sparsity of the signal during wave propagation simulations. Furthermore, I participated in the development of a new dashboard for the k-Dispatch system. This involved designing and implementing a user-friendly interface with various UI widgets to display relevant statistics based on user requirements. The dashboard aimed to provide a comprehensive overview of the system's performance and facilitate efficient decision-making.
Transferring Intrusion Detection/Prevention Systems to Shared-Nothing Architecture
High-speed networks require effective intrusion detection and prevention systems (IDS/IPS) like Suricata to empower cybersecurity teams in managing vast volumes of traffic. Current IDS/IPS architectures employ a shared-everything model, distributing data across multiple cores while utilizing locks and mutexes for synchronization. This design has facilitated a rapid integration of features, however at the expense of optimal performance and non-linear scalability. Transitioning towards a high-performance-centric architecture, this presentation explores the potential of adopting a shared-nothing architecture, a paradigm where individual CPU cores operate independently with minimal or no interaction. This model is known for enhancing performance and scalability, albeit with certain limitations. Its applicability to complex systems like IDS/IPS may not always be straightforward or even feasible. This presentation therefore presents and analyzes the challenges and outlines paths for future work.
Comprehensive Review of Mental Disorders: Cognitive Impairments and Biomarker Associations
Mental disorders encompass a broad spectrum of conditions, manifesting various cognitive, emotional, and behavioral symptoms. Understanding the intricate link between the clinical manifestations and their underlying causes remains at the forefront of neuroscientific research. This talk will delve into a comprehensive review of prevalent mental disorders and the associated cognitive and functional impairments.
Assessment of mental stress and anxiety from analysis of brain signals
We delve into the critical domain of "Assessment of brain signals for the classification of stress, anxiety, and depression." These pervasive mental health disorders affect a substantial portion of the population, and our focus centers on the identification of pre-onset signals using pivotal domains: Band Biomarkers, Asymmetry, Brain Connectivity, and Time-Domain analysis. By examining these domains, we aim to uncover reliable markers that can facilitate early detection and ultimately, improved management of these disorders. With approximately 70% of brain disorders originating from these domains, our review provides a thorough exploration of the current state of research and paves the way for developing innovative approaches to enhance mental health diagnostics and care.
Intelligent inspection and measurement of cylindrical cross section cavities with prediction of state changes
The presentation describes the damage that can occur in the tank gun barrel and the reasons for their occurrence. The presentation also describes the device for surface inspection of the tank gun barrel. The device is used to locate damaged areas in the tank gun barrel. It also presents several images of damaged areas obtained with this device. The work also presents a newly developed algorithm that automatically detects damaged areas in the images obtained in this way.
Wolfram Mathematica, a powerful tool for computation, prototyping, teaching and result presentation
Abstract:
Wolfram Mathematica stands out as a powerful tool for computation, teaching and presentation. It holds the industry-leading position in data processing and visualization. Built on the versatile, functional Wolfram Language, it excels as an efficient tool for application prototyping and problem solving. The product boasts completeness, consistency and stability, requiring no intricate setup or compatibility adjustments. Its extensive library comprises a rich array of methods, algorithms and tools encompassing virtually all applications and scientific disciplines.
In this presentation, we will showcase its fundamental functionalities and explore both simple and advanced applications across various research fields. This includes areas like machine learning and evolutionary computation, not limited to academia but also extending to industrial applications.
Learning the Wolfram Language is a swift and intuitive process, thanks in part to its unique help system, which is built around interactive example notebooks that can be modified and re-evaluated as needed to better understand the topic. With this approach, researchers need not to be seasoned software developers; they can focus entirely on addressing the core problem and delivering a compelling presentation of the results.
Information on projects, publications and activities at DCSY
Candidate for the post of Dean, programme introduction
Candidate for the post of Dean, programme introduction
The Quest for Hardware Support in Network Telemetry
Abstract: The possibility to programmatically add new functionality to network data planes has lately opened new exciting research directions. In this talk, I will present some of the work I have been doing towards rethinking the role of programmable switches when developing scalable network telemetry systems. I will discuss challenges and opportunities when dealing with the design of algorithms that aim at reducing the cost of network processing and data collection as much as possible. I will then conclude my talk with open research questions and considerations on how, in the future, programmable switches shall better support better advance network visibility.
BIO: Gianni Antichi is an Associate Professor at Dipartimento Elettronica, Informazione e Bioingegneria of Politecnico di Milano (Italy) and Senior Lecturer (Associate Professor) at the School of Electronic Engineering and Computer Science of Queen Mary University of London (United Kindgom). His research interests sit at the intersection of networks and systems and the goal is to develop hardware/software co-designs to improve performance and efficiency of end-host applications as well as packet-processing programs. He received a PhD in Information Engineering from the University of Pisa (Italy). His awards include the best paper at ACM SIGCOMM 2017, the ACM SOSR system 2019 as part of the NetFPGA program, the EPSRC New Investigator and the Facebook Networking Systems Research RFP in 2020.
Abstract: Intracerebral and high-density scalp electroencephalography are techniques that enable study electrical activity of human brain. To study electrophysiological brain activity during cognitive tasks and rest is essential to understand the underlying neural substrate of both normal brain functioning and disorders of mind. Projects that uncover electrophysiological correlates of normal cognitive functions as well as abnormalities in psychiatric disorders will be introduced in the lecture.
BIO: During the first 15 years of her research efforts, dr. Alena Damborská worked on functional organization of human brain using intracerebral electroencephalography (EEG) employing technique of event-related potentials. Her research focused on identification of neural substrate of cognitive functions, building upon her medical backgrounds and expertise in neuroscience and physiology. In the last few years, her work is focused on psychiatric disorders using high-density scalp EEG employing microstate approach. Dr. Damborská has contributed to the field of neuroscience by providing evidence for involvement of different brain structures in cognitive functions (Clinical neurophysiology, 2016) and by identifying electrophysiological correlates of functional brain abnormalities in affective disorders (Scientific Reports 2020, Frontiers in Psychiatry 2019). In her current work, Dr. Damborská extends her interest in cortico-subcortical interactions studied with simultaneous intracerebral and scalp EEG (Brain Topography 2021).
|
Date |
Speaker |
|
5th May 2023 |
Kucera J., Orsák, M., Tisovcík, P., Pánek, R. |
|
12th May 2023 |
Hussain, Y., Zaheer, M.A., Sismis, L., Bardonek, P., Fukac, T., Kekely, M., Kocnová, J. |
|
19th May 2023 |
Olsák, O, Chlebík, J., Kadlubiak, K., Hurta, M., Pinos, M., Husa, J. |
Evolutionary Optimization of a Focused Ultrasound Propagation Predictor Neural Network
The search for the optimal treatment plan of a focused ultrasound based procedure is a complex multi-modal problem, trying to deliver the solution in clinically relevant time while not sacrificing the precision bellow a critical threshold. To test a solution, a multitude of computationally expensive simulations need to be evaluated, often thousands of times. Recent renaissance of machine learning could provide a solution to this. Indeed, a state-of-the-art neural predictor of the Acoustic Propagation through a human skull was published recently, speeding up the simulation significantly. The utilized architecture, however, could use some improvements in precision. To explore the design more deeply, we made an attempt to improve the solver by use of an evolutionary algorithm, challenging the importance of different building blocks. Utilizing Genetic Programming, we managed to improve their solution significantly, resulting in a solver with approximately an order of magnitude better RMSE of the predictor, while still delivering solutions in reasonable time frame. Furthermore, a second study was conducted to gauge the effects of the multi-resolution encoding on precision of the network. These results are showing promising topics for further research on the effects of the memory blocks and convolution kernel sizes for PDE RCNN solvers.
EvoApproxNAS - HW-aware NAS employing approximate multipliers
In my dissertation, I deal with the techniques for the automated design of convolutional neural network (CNN) architectures using multi-criteria evolutionary optimization algorithms. I pay special attention to HW-aware NAS methods, which focus on the automated design of CNN architectures for devices with limited resources (power, memory, ...). In my work I investigate the combination of HW-aware NAS methods and the use of approximate circuits (e.g. multipliers) in the convolutional layers of CNN models in order to reduce the energy consumption. Recently I have been working on the adaptation of a super-net based HW-aware NAS method called Once-for-all. This approach addresses multiple problems associated with NAS such as the candidate CNNs evaluation, CNN performance prediction, and many more in order to achieve the SotA CNN model architectures for mobile devices.
Analysis of TLS Prefiltering for IDS Acceleration
Network intrusion detection systems (IDS) and intrusion prevention systems (IPS) have proven to play a key role in securing networks. However, due to their computational complexity, the deployment is difficult and expensive. Therefore, many times the IDS is not powerful enough to handle all network traffic on high-speed network links without uncontrolled packet drop. High-speed packet processing can be achieved using many CPU cores or an appropriate acceleration. But the acceleration has to preserve the detection quality and has to be flexible to handle ever-emerging security threats. One of the common acceleration methods among intrusion detection/prevention systems is the bypass of encrypted packets of the Transport Layer Security (TLS) protocol. This is based on the fact that IDS/IPS cannot match signatures in the packet encrypted payload. The presentation provides an analysis and comparison of available TLS bypass solutions and proposes a high-speed encrypted TLS Prefilter for further acceleration.
Ensuring fault-tolerant of FPGA system
Fault tolerance is essential for the use of FPGA systems in harsh environments. The FPGAs are prone to radiation, which causes configuration memory changes, and so damages the implemented circuit. These faults are known as Single Event Upsets. I focus on utilizing Dynamic Partial Reconfiguration of FPGA to restore correct function. Now I am looking for a suitable application to show the benefits of reconfiguration for FPGA system resilience. The classification of packets seems to be appropriate because the internet is currently being developed via satellites.
Fault-Tolerant Systems Design Automation
Specific digital systems exist that must maintain a high level of reliability. They must withstand the presence of naturally-emerging faults. A non-negligible portion of such systems is based on Field Programmable Gate Arrays (FPGAs). Different approaches to increasing the reliability of a digital system exist, including the mechanisms of the so-called Fault Tolerance (FT). The FT tries to mitigate the consequences of a potential fault within one or more system components.
In this presentation, I will present the complete design flow, which automatically transforms a finished FPGA design into its FT version. The design must be described in a Hardware Description Language (HDL), and its FT version is created by incorporating FT mechanisms into the description code. VHDL and C++ (combined with HLS) are currently supported. The resulting FT design is based on single or multiple optimization criteria (e.g., maximal mean time to failure and minimal power consumption). The proposed design flow emphasizes its generality, which allows the reusability of specific methods among various description formats, languages, and abstraction levels (e.g., the support for a new HDL can be added without the need to modify the other parts of the automation flow).
Multi-objective Design of Energy-Efficient HW Accelerators for LID Classifiers
Taking levodopa, a drug used to treat symptoms of Parkinson's disease, is connected with severe side effects known as Levodopa-induced dyskinesia (LID). LID is challenging to classify during a short period of a physician's visit. A low-power wearable classifier enabling long-term continuous LID classification would thus significantly help with LID detection and dosage adjustment. Presented work deals with the multi-objective design of energy-efficient hardware accelerators of LID classifiers that can be implemented in wearable devices. It introduces and evaluates multiple improvements to the current state-of-the-art method. These improvements include sub-byte date representation, elimination of required register circuits and a fast and accurate energy consumption estimation method. Efficient energy consumption estimation allows the inclusion of energy consumption directly in the evolution process. The multi-objective design problem (with a trade-off between accuracy and energy consumption) is then solved by introducing constraints on energy consumption and thus transforming it into a single objective problem. Proposed improvements allow the design of a wide range of high-quality solutions and significantly reduce their energy consumption.
The ultrasound wave propagation simulation using the sparse Fourier transform
In the k-Wave toolbox, spectral methods are used to compute the set of differential equations describing wave propagation simulation. Therefore the fast Fourier transform is used to transform the solution into a spectral domain. This transformation takes a significant part of the simulation time step. The results of our implementation of the 2D sparse Fourier transform using AAFFT 0.9. have shown that the domain is sparse in the spectral domain. Thus there is no need to compute all coefficients in the spectral domain. In the 3D domain, the average speedup is 2.5 using the sparse Fourier transform against the fast Fourier transform and holding the L-infinite error below 10.0E-10. These results have shown that it is possible to use the sparse Fourier transform in ultrasound wave propagation to reduce simulation time while holding the required accuracy, i.e., L-infinite error.
AI in Neuroimaging - the Way Forward
In my talk, I will discuss research projects I am working on, focusing on two of the following: 1)Development of AI-based framework for classification, segmentation, and survival prediction of rain tumors using brain MRI. 2) Sentiment classification of functional MRI (fMRI) data collected during naturalistic stimuli of movie watching using labels generated with natural language processing (NLP). A brief description of these studies is provided below:
Brain tumor is one of the deadliest diseases in the world due to its increase mortality rate in all age groups. Being inside the brain this tumor can cause additional issues such as headaches, seizures, hearing & vision changes, personality & behavior changes etc. based on its location in the brain. There is a need to develop a framework to assist clinicians at various stages of brain tumor treatments. I will talk about a study in which we developed an AI-based framework to assist clinicians in segmentation of brain tumor, in classifying its types, and in predicting survival of a brain tumor patient. We utilized multi-task learning (MTL) using deep neural networks to establish our framework. In MTL, we trained a single model to learn and complete all tasks at once. The advantage of this approach is fast processing, which would be needed for real time analysis of the scans by clinicians.
Our brain is influenced by our environment and is shaped by what we see, hear, and read. The movie we watch, the song we listen to, and the text we read are called 'naturalistic stimuli' and they influence our brain functions resulting in changes in our behavior and mood. Wide spread of COVID-19 during last two years has tremendously increased the usage of these stimuli increasing their influence and subsequent issues such as stress, depression, and anxiety. There is an urgent need to comprehend the relationship of these stimuli and our sentiments/emotions (using neuroimaging data) to make intelligent choices about what to watch and listen to. There are many open-access fMRI datasets available, collected under naturalistic conditions, that can be used for this comprehension. However, most of these datasets are not labelled limiting their use in supervised learning paradigm. Our study is an initial step towards circumventing this issue by generating labels using subtitles of the movie for fMRI data classification. We used NLP-based basic sentiment analyzers such as VADER and TextBlob to generate labels of various scenes in a movie based on the subtitles. Subsequently, we used these labels on fMRI images to classify sentiments from them using basic ML/AI algorithms.
Introdction of 1st year student
My name is Yasir Hussain and I am from Pakistan. In 2019, I completed my Master's degree in Electrical Engineering. During my master's program, I conducted research on speaker recognition using MFCC, which is a well-known technique in the field of speech processing. I do not have any specific hobbies. Through my Ph.D. program, I aim to develop an algorithm to analyze multimodal data from IoT devices for real-time mental health analysis, diagnosis, and prediction.
Introdction of 1st year student
My name is Asad Zaheer and I am from Pakistan. I completed my Master's degree in Computer Science. During my master's program, I conducted research on seizure detection from EEG signals. I do not have any specific hobbies. Through my Ph.D. program, my thesis topic is "Assessment of mental stress and anxiety from analysis of brain signal"
Portable Test and Stimulus Standard, Vertical Reuse and Automation
Ever-increasing demands on embedded and computer systems increase their design complexity, putting more pressure on their error-free creation. A typical way of ensuring this is through functional verification, which is becoming harder with the increasing complexity of designs. New approaches and methods have to be developed, such as Portable Test and Stimulus Standard providing a higher level of abstraction defining graph-based models of verification intent used to drive stimuli generation. The main focus of the standard is on redundancy reduction through driving of stimuli generation and reusability. The reusability of the model is intended on all the platforms, which we call horizontal reuse (simulation, emulation, FPGA) and all design levels, which we call vertical reuse (IP block, subsystem, full system). Despite its clear definition and benefits it provides, its utilization is still at its beginning, giving room for usability research and automation proposals. The work focuses on reusability across all design levels. The main idea is to build the model for the full system, starting with models for its blocks using the control flow analysis to define interconnection between them. The use of control flow analysis is based on the assumption that control signals have the biggest influence on the functionality of the design. The aim is to reduce the amount of knowledge needed for the successful interconnection of models representing verification intent. The goal is to (semi)automate all necessary steps, increasing efficiency and reducing error-prone of the model creation.
Hash-Based Pre-Filter for IDS
Constantly increasing speeds of network links push up requirements on the performance of network security and monitoring systems, especially intrusion detection systems (IDSes). IDSes perform deep packet inspection and detect network threats using a ruleset with many signatures. Due to high computation complexity, IDSes must use hardware acceleration to achieve wire-speed 100 Gbps throughput. Pattern matching - the most computationally intensive part of packet processing in an IDS - is usually accelerated in hardware. However, current hardware architectures use massive replication of memories and data structures and can support only small sets of signatures. To support large rulesets, fast approximate pre-filters can sift the network traffic and significantly decrease the load of further exact signature matching in software or hardware. Therefore, we have designed a highly efficient hash-based pre-filtration architecture that replaces the complex signature matching with a significantly simpler short string matching. The pre-filter performs the matching by several parallel hash functions and a suitably shared set of memory blocks storing short strings. Due to the lack of memory replication, hardware resources are efficiently utilized. The architecture achieves a high level of pre-filtration, supports large sets of signatures, and its throughput is scalable to hundreds of Gbps. Moreover, we have designed further optimizations focused on efficient on-chip memory utilization and shown their benefits for an open-source IDS Snort acceleration system, Pigasus. The hash-based pre-filter achieves up to 97% better level of pre-filtration and up to 1557 times more efficient memory utilization.
Description of data coherency handling constraints for C to VHDL translation using program
External memories that are potentially useful for network applications are usually controlled through the bus with a complex protocol and high latency. This tends to make HDL designs with external DDR/HBM hard to maintain and extend. The HLS is a commonly used technique for translation of high-level languages into hardware design. In the HLS tool, the support for some specific bus is usually hardcoded, and the user can only use pragmas to indirectly tune behavior during synthesis. This is a problem for net. apps. because coherency handling is complex and often unique to an application. To avoid this issue, we use an API to scheduling stage of compilation, where the user program resides in dataflow form. In this format, we lower the high-order bus operations to implement bus protocol. Then we use the reachability database to query for specific parts that are subject to data coherency handling. And then finally implement the handler in cooperation with the scheduler. As a consequence, out-of-order processing or write forwarding can be described with the same trivial user code and several straight-forward lines of constraints that can be shared among other apps.
Semantic Mutation Operator for Fast and Efficient Design of Bent Boolean Functions
Bent Boolean functions (functions that possess optimal non-linearity) are one of basic cryptographic primitives, suitable for construction of S-boxes and other Boolean functions with additional cryptographic properties. To be secure, Bent functions must have sufficiently large number of inputs and non-trivial internal structure. There are two main ways of how to construct these functions, evolutionary, which struggles to find functions with sufficiently large number of inputs due to the exponentially growing size of the truth tables involved, and analytical, which creates functions with predictable internal structure. To improve upon both these approaches, we use genetic programming to provide a complex internal structure, and combine it with a semantically oriented mutation operator, which uses analytical knowledge to avoid disruptive mutations and overcome local optima. As a result, we achieve seven-fold reduction in both the number of evaluations and the computation time, and outperform all other competing evolutionary approaches.
Evaluation of Interpolation Approaches for Multi-resolution LFB method
A key component allowing for multiple resolutions in the Local Fourier Basis (LFB) method is an interpolation of overlapping regions located on boundaries of locally constant spatial resolution. The error and performance of the method are strongly dependent on the properties of the specific approach used. In the presentation, several standard methods are evaluated alongside one novel approach based on FFT.
Improving DGA classifiers with genetic dataset modifications
Many malware families utilize domain generation algorithms to evade the blocking of communication between a bot and its command and control server. Multiple machine-learning approaches were proposed to recognize and classify the algorithmically generated domain names. The approaches differ in the features, machine-learning techniques and their parameters. Nevertheless, we argue that the quality of the classifiers is heavily determined by the datasets they are trained on. To prove our claim, we propose a framework to extend the domain-name datasets with additional data samples. Specifically, we apply the genetic algorithm to find very specific new data samples. The experiments show that the extended training data set yields a more robust classifier with a higher detection performance for the algorithmically generated domains.
Optimization of Moldable Workflows under Incomplete Performance Data
Complex ultrasound workflows calculating the outcome of ultrasound procedures such as neurostimulation, tumour ablation or photoacoustic imaging are composed of many computational tasks requiring high performance computing or cloud facilities to be computed in a sensible time. Most of these tasks are written as moldable parallel programs being able to run across various numbers of compute nodes. The number of compute nodes assigned to particular tasks strongly affects the overall execution and queuing times of the whole workflow (makespan) as well as the total computational cost. This presentation talks about a genetic algorithm searching for a good resource distribution over the particular tasks, and a cluster simulator evaluating the makespan and cost of the candidate execution schedules. Next, it explains the way we handle incomplete performance data needed for the genetic algorithm.
Automated Design of Fault-Tolerant Systems: The Design Flow Overview
Space probes, medical equipment, and special controller computers are examples of specific electronic systems required to maintain a high level of reliability. Such systems must be designed with this aspect in mind. Various approaches to eliminate the effects of possible failures emerging from the presence of such devices in harsh environments exist. One of them is the so-called Fault Tolerance (FT). When using FPGAs, this approach requires altering the design implemented into the FPGA. This is, however, an uneasy task. For this reason, a computer-aided automated approach is practical. The presentation will focus on such an approach, which allows automatic modification of the designs using specifically-implemented code-manipulation tools and selecting the proper modifications to given components of the system to achieve the most beneficial result in terms of reliability but also power consumption or design size. Last but not least, a specifically-implemented generator of testbeds will also be presented, which allows for a straightforward test of the intermediate designs and the resulting structure with a chosen accuracy. Finally, a short recapitulation of a case study on an FPGA design from practice will be presented alongside the results.
Overview of mapping of the packet processing from P4 language into the FPGA
In my presentation I will talk about the overview and different parts of the packet processing mapped from the P4 language into the FPGA. The main focus will be on a flexible approach to the packet classification and different optimizations that can be used to achieve high throughputs while keeping the chip area as small as possible.
DDoS Mitigation using Machine Learning
Distributed Denial-of-Service (DDoS) attacks are one of the most severe threats to all internet service or infrastructure providers. Such an attack aims to take down a service or even the whole network to make it inaccessible to legitimate users. Finding a way to efficiently distinguish between legitimate and malicious packets with minimal disruption to the communication of legitimate traffic is necessary to mitigate the attack successfully. Many machine learning techniques, especially those using Neural Networks, have been proposed to improve DDoS detection/mitigation performance. However, the existing solutions are usually offline-based and trained in a supervised manner, requiring an expert to label the network traffic dataset and effectively preventing such solutions from being deployed in practice. In this talk, I will focus on one of the recent solutions, called Kitsune [1]. It is a feature extraction framework and an anomaly detection algorithm based on a set of autoencoders. In contrast, it enables unsupervised learning and online per-packet classification to mitigate DDoS attacks in real-time. I will present experimental results evaluating Kitsune and its modified version replacing the original feature extraction with an alternative method on a real network traffic dataset. The evaluation will show the benefits of the newly proposed approach in terms of a higher detection success rate and better run-time performance.
[1] Yisroel Mirsky, Tomer Doitshman, et al. "Kitsune: An Ensemble of Autoencoders for Online Network Intrusion Detection". NDSS 2018.
The Fault-tolerant Single-FPGA System with a Self-repair Reconfiguration Controller
Fault tolerance is a crucial approach for space applications on commonly used FPGAs. For more extended missions, it is essential to have an autonomous system to ensure recovery from disruptions caused by harsh environments. Therefore, a necessary component is the reconfiguration controller, which must be fault-tolerant too. Our GPDRC controller was therefore equipped with the ability to repair itself and tested on benchmark circuits.
Contemporary embedded development
Increasing complexity of embedded devices over course of last years forces developers to adopt best practices and principles from more agile domains. Approaches such as TDD (test driven development) and HIL (hardware in the loop) in combination with automation and advanced emulation can wastly accelerate the development of modern embedded devices. Have a peak into current tools of the trade in commercial embedded development.
BIO Embedded enthusiast currently leading R&D team in Sewio with more than 9 years of experience in the field of embedded development, including years spent as a hardware and firmware developer, tester, architect, project manager and technical team leader on numerous projects from varying regulated fields such as industrial, automotive or medical after unsuccessful studies on VUT FEEC.Current Research at the Institute of Health and Analytics
The presentation will start with the research ecosystem in UTP. It will then focus on current research at the Institute of Health and Analytics (IHA). IHA comprises of three research groups and one national centre of excellence. The niche areas of IHA include neurotechnology for quality education and for stress management, biomedical implant manufacturing and rehabilitation, stroke assessment, modelling and rehabilitation, wearable and visualization technology, and computer aided analytics and diagnosis. A few ongoing projects will be highlighted.
BIO Ibrahima Faye is an Associate Professor at Universiti Teknologi PETRONAS, Seri Iskandar, Malaysia. He is attached to the Department of Fundamental and Applied Sciences. He is currently leading the science of learning group under the Centre for Intelligent Signal and Imaging Research (CISIR), a national centre of excellence. He received a BSc, MSc and PhD in Mathematics from University of Toulouse and a MS in Engineering of Medical and Biotechnological Data from Ecole Centrale Paris. His research interests include Machine learning, Mathematics, Signal and Image Processing, Science of Learning. He has published over 150 papers in peer reviewed journals and international conferences and holds 4 patents in Image Processing. He is a senior member of the IEEE and currently the chair of IEEE Computational Intelligence Society (CIS), Malaysia.Improving cache efficiency for network monitoring apps with neural cache line reuse predictor
Current cache replacement policies like Sampling Dead Block Prediction, Signature-based Hit Prediction or LRU are not efficient (if usable) for network monitoring applications because there is no code flow access pattern. Network monitoring app is essentially a group of hash tables which are queried for every packet on network. Burstiness and a packet rate of the network flow has a mayor impact on cache. For the prediction of the burstiness typically a recurrent network like LSTM, GRU is used, because it is sequence prediction task. Both networks have forbidding resource cost on FPGA architecture if trained online. A record for each network flow in target devices already contain statistics of the flow which can be potentially used instead of memory encoded in RNN. In this presentation I will focus on several methods of flow statistic encoding and FNN based cachability prediction with efficient HW implementation which are superior to LRU. Models are learning online and do not require tuning for a network like currently most used techniques.
Multi-objective Symbolic Regression for Physics-aware Dynamic Modeling
Symbolic regression is a data-driven modeling technique that generates parsimonious models as analytic formulas. Among its advantages is its capability to derive models from a small training data set. It also allows for the easy incorporation of prior knowledge about desired model's properties into the learning process. This helps to generate physically plausible models that naturally increase their trustworthiness and robustness. In this talk, I will present our recent results in designing symbolic regression methods to learn models of nonlinear dynamic systems.
Low Level Evolvable Hardware - Challenges and Applications
Applying Evolutionary Algorithms to FPGA bitstreams was unfeasible for over a decade.
The advent of open-source FPGA toolchains yet again enables this Evolvable Hardware approach.
This talk will demonstrate the unique effects, the challenges, and the opportunities that arise with this approach.
Furthermore it will present suitable applications, like in the field of hardware security.
Generating synthetic training data for HIFU predictor using Wave Function Collapse algorithm
Next stop on the road towards Automatic HIFU treatment planning is the creation and training of a neural net predictor to estimate the progression of heat distribution. Basing such a net on recurrent convolutional models, thousands of data points are required to train. At this seminar, i will present my attempts at generating training data from a real life data point and the wave function collapse algorithm.
Prediction of HW parameters of CNN models in the context of Neural Architecture Search
In my dissertation, I deal with the techniques for the automated design of convolutional neural network (CNN) architectures using multi-criteria evolutionary optimization algorithms. I pay special attention to HW-aware NAS methods, which focus on the automated design of CNN architectures for devices with limited resources (power, memory, ...). In my work, I investigate the combination of HW-aware NAS methods and the use of approximate circuits (e.g. multipliers) in the convolutional layers of CNN models. Many of the modern HW-aware NAS techniques rely on fast and reliable estimation of key hardware parameters, such as the energy required for the inference. In this seminar, I plan to focus on the task of predicting hardware parameters of CNN models designed by NAS methods. For this purpose, the tool ATTool, which is based on the well-known HW tools Timeloop and Accelergy, was created. This tool enables the prediction of key hardware parameters (e.g. energy consumption, memory footprint, etc.) for various HW accelerators (e.g. Eyeriss or Simba).
Evolutionary Design of Reduced Precision Preprocessor for Levodopa-Induced Dyskinesia Classifier
Parkinson's disease (PD) is one of the most common neurological conditions affecting the motor system. Unfortunately, levodopa, a drug used for PD symptoms treatment, has side effects of involuntary and often violent muscle spasms called Levodopa-induced dyskinesia (LID). Precise adjustment of Levodopa dosage could help with LID severity, but it is difficult due to the tricky properties of LID. A low-power wearable device would allow a long-term continuous classification in homes of people with PD and could thus help physicians with dosage adjustments. The presentation will focus on a design of a hardware-efficient implementation of data preprocessing for LID classification. Three proposed approaches will be described and compared: 1) evolution of magnitude approximation using Cartesian genetic programming, 2) design of preprocessing unit using two-population coevolution (2P-CoEA) of cartesian programs and fitness predictors, and 3) a design using three-population coevolution (3P-CoEA) combining compositional coevolution of preprocessor and classifier with the coevolution of fitness predictors.
Evaluation of libraries for the one-dimensional sparse Fourier transform
Computing Sparse Fourier transforms is becoming popular in many applications working with large signals that are sparse in the spectral domain. We will compare the performance of several C++ libraries computing the one dimensional Sparse Fourier transform including MSFFT, AAFFT, DMSFT and GFFT. The proposed benchmark consists of random signals with various length and sparsity. As the reference, the FFTW library, widely used library for computing the Fast Fourier transform, is used.
DPDK Prefilters for accelerating intrusion detection/prevention systems
Intrusion detection/prevention systems are a "swiss-knife" of a network administrator. They are able to recognize malicious activities of attackers and provide valuable insight about the network by monitoring and analyzing collected data. However, current networks have outpaced the development of these systems and scale much faster. As a result, IDS/IPS are resource-intensive systems and network administrators are forced to either limit their visibility or use expensive machines to match the bandwidth of the protected network. The work focused on the introduction of a new approach to packet processing by IDS/IPS systems. By analyzing packets first by DPDK Prefilters, we were able to increase Suricata processing capabilities by more than 15% in the very early phase of the experiments. The presentation provides an insight into architecture fundamentals and possible use-cases.
Information on projects, publications and activities at DCSY..
|
Datum |
Prednásející |
|
6. kvetna |
Hurta, M., Pinos, M., Husa, J., Lojda, J., Kesner, F., Kocnová, J. |
|
13. kvetna |
Tesar, R., Smatana, S., Krcma, M., Tisovcík, P., Bardonek, P. Vrána, R. |
|
20. kvetna |
Zufan, P., Olsák, O, Chlebík, J., Kadlubiak, K., Budiský, J., Jaros, M., Vaverka, F. |
|
27. kvetna |
Sismis, L., Orsák, M., Fukac, T., Kekely, M., Kucera, J., Pánek, R. |
Neural Networks for Mobile Devices
Running a neural network is computationally intensive and can be problematic in a resource-constrained environment such as a microcontroller or a microprocessor. Software optimization techniques decreasing memory footprint or lowering precision solve one part of the problem, but it is their deployment on a specialized machine learning accelerator which enables them to perform computer vision or speech recognition tasks in real-time.
Evoulutionary resynthesis of complex combinational circuits
My Ph.D. thesis is about evoulutionary optimization of complex combinational circuits. I am applying a so-called divide-and-conquer strategy where a randomly selected small part of a original circuit is optimized by CGP and placed back. This procedure is successful in means of reduction of number of gates in the circuit. However, it ignores the delay completely. So in the last part of my work I focused on how to remove as much gates as possible while keeping the delay on a desired level.
Enabling Event-Triggered Data Plane Monitoring
We propose a push-based approach to network monitoring that allows the detection, within the dataplane, of traffic aggregates. Notifications from the switch to the controller are sent only if required, avoiding the transmission or processing of unnecessary data. Furthermore, the dataplane iteratively refines the responsible IP prefixes, allowing the controller to receive information with a flexible granularity. We implemented our solution, Elastic Trie, in P4 and for two different FPGA devices. We evaluated it with packet traces from an ISP backbone. Our approach can spot changes in the traffic patterns and detect (with 95% of accuracy) either hierarchical heavy hitters with less than 8KB or superspreaders with less than 300KB of memory, respectively. Additionally, it reduces controller-dataplane communication overheads by up to two orders of magnitude with respect to state-of-the-art solutions.
Fault-tolerant Systems Design Automation
Specific systems are required to maintain high reliability. However, such a task is very challenging, especially for complex systems. Therefore, I research possibilities of automated transformation of unreliable systems into reliable ones. Specifically, my research targets commercially-available FPGA chips and fault tolerance approaches to maintain an FPGA design in operation state. The main research goal is to create a method that accepts a description of a system. The method then produces a system whose fault tolerance has been increased in proportion to the resources provided on a chip, e.g., available area on the FPGA and, newly, power consumption budget. According to a situation, multiple Pareto-optimal solutions are provided by the method. An overview of my complete research will be presented alongside new improvements and a new case study. The case study aims to create a set of Pareto-optimal designs of a particular circuit, the GPDRC (Generic Partial Dynamic Reconfiguration Controller).
Choose your 16s rRNA primer wisely
The biggest drawback of 16S rRNA gene sequencing is that the reads originate from a single short region and the resulting reads lack sufficient specificity for reliable species-level identification. Whole metagenomic sequencing (WMGS) is seen as a solution to this problem that should provide the highest degree of specificity. We argue that WMGS for metataxonomics can be inefficient since most parts of a typical microbial genome are non-specific and provide no value for species identification. Consequently, the sequencing budget is spent on useless parts of genomes and the process's sensitivity is significantly reduced. This is a problem, especially in the low-abundant samples contaminated by eukaryotic DNA. Unlike WMGS, where, in theory, all organisms could be classified down to the species level, in 16S rRNA the set of identifiable species depends on a chosen primer combination. In this presentation I will mainly focus on demonstrating newly created web application for choice of primer pair combinations.
Integration of hash-based pre-filter architecture into Pigasus system
Increasing speed of network links continuously pushes up requirements on the performance of network security and monitoring systems, including their typical representative and its core function: an intrusion detection system (IDS) and pattern matching. To allow the operation of IDS applications like Snort and Suricata in networks supporting throughput of 100 Gbps or even more, a recently proposed pre-filtering architecture approximates exact pattern matching using hash-based matching of short strings that represent a given set of patterns. This architecture can scale supported throughput by adjusting the number of parallel hash functions and on-chip memory blocks utilized in the implementation of a hash table. The effective memory utilization and thus large hash table capacity are ensured by several optimizations. The hash-based pre-filter architecture has been integrated into a hardware-accelerated IDS Snort called Pigasus. Using the proposed pre-filter architecture, Pigasus reaches higher pre-filtration rates and significantly increases the number of supported strings. In addition, the previously software-based regular expression matching can now also be performed in hardware.
Optimization of Execution Parameters of Moldable Workflows under Incomplete Performance Data
Complex ultrasound workflows calculating the outcome of ultrasound procedures such as neurostimulation or tumour ablation are composed of many computational tasks requiring high performance computing to be computed in a sensible time. Most of these tasks are written as moldable parallel programs being able to run across various numbers of compute nodes. The number of compute nodes assigned to particular tasks strongly affects the overall execution and queuing times of the whole workflow (makespan) as well as the total computational cost. In my presentation, I am going to talk about a genetic algorithm searching for a good resource distribution over the particular tasks, and a cluster simulator evaluating the makespan and cost of the candidate execution schedules.
Overview of optimizations of P4 to FPGA translation with focus on packet classification
One of the critical operations carried out when processing packets is the packet classification. As we want to achieve maximal throughput, we need to utilize the finite resources of the FPGA as efficiently as we can. This means that optimizing packet classification or rather the entire match and action part (as it is known in the P4 language) is crucial. In my presentation I will present an overview of different approaches that can be used to achieve this and their benefits. This includes top-level optimizations that enables some resources to be shared between tables as well as optimizations to the packet classification algorithms themselves.
Statistical Randomness Testing
The output of any random number generator should be indistinguishable from random data. That is, free of any patterns or correlations between individual bits. This basic requirement also applies to block ciphers and hash functions, whose output should always appear to be completely random. While there is no way to verify that data is truly random, there are multiple standard test suites that can check for the many commonly known types of non-randomness. One test that stands apart from the rest is the BoolTest, which separates the input data into an arbitrary number of bins, and then searches for correlations between them by constructing boolean functions (in the Algebraic Normal form, by using a Genetic Algorithm) to act as distinguishers. However, as the data is split only once and the number of bins is static, when this baseline version of BoolTest is applied to the output of a block cipher or a hash function, it only discovers correlations between bits of the output caused by insufficient "confusion." By pre-processing the data and making multiple splits, we can also find weaknesses in the "diffusion," and discover correlations between bits of ciphers or hash functions for a higher number of rounds than has previously been possible.
Preliminary performance evaluation of modified LFB method
The local Fourier Basis (LFB) method is based on the Pseudospectral method which leverages the Discrete Fourier Transform (DFT) to achieve high accuracy of derivation. In LFB however, the simulation domain is subdivided into subdomains where DFT is computed only locally to reduce communication and to achieve better scalability of distributed computation. In the proposed modification, each subdomain can have a different resolution to allow memory optimizations. Different resolution of neighboring subdomains requires additional computation during the communication step. This may adversely impact the performance. In this presentation, we present a preliminary performance and scaling investigation to address this issue.
Utilising bit vector packet classification algorithm for HW acceleration ML-based encrypted network traffic analysis
With the ever-increasing amount of encrypted network traffic, new approaches to monitoring are being actively researched to allow for traffic analysis without directly accessing data. Ideas based on machine learning algorithms allow for easy analysis of a large amount of traffic using only statistical information or observing the flow. To apply the same approaches for high-throughput links (100 Gbps or higher) a hardware-accelerated solution is desirable to achieve classification and analysis in real-time. Classifiers based on decision trees are very suitable for hardware implementation and acceleration due to their relatively simple structure. The trees, however, require a large number of nodes to achieve high accuracy resulting in significant resource usage. It is possible to reduce the tree complexity by, for example, removing duplicate nodes to save resources. However, this may affect the overall quality of the classifier. Another area to explore is utilising approaches used in packet classification since they perform a similar task. In the presentation, we look at the idea of using bit vectors to implement the decision trees to maintain relatively low latency while allowing for a configurable classifier.
Assessment Model for Identification of Visual Learners Using Electroencephalography(EEG) Signals
Abstract: The importance of finding a suitable learning style based on brain patterns cannot be ignored, as ignoring brain patterns can increase the cognitive load. Various studies based on electroencephalography (EEG) have been proposed to identify the learning style in the literature. But the utility of these methods is not straightforward as they lack a common framework. Also, as these methods are self-assessment-based, they give biased results warrant further research. The objective of this study was to develop an EEG-based assessment model for the identification of visual learning styles. The main contribution of this work is to Identify the visual learning style of students utilizing a memory recall test with EEG signatures. It advances conventional techniques by incorporating objective scientific evidence from neuroimaging techniques. Another contribution is achieving high recall that suggests the feasibility of the proposed DL model. This work paved the way towards real-time EEG-based systems.
Bio: Soyiba Jawed has currently affiliated Department of Computer systems at Brno university of technology. Before joining Brno university of technology, she was with the Centre for Intelligent Signal and Imaging Research (CISIR) at Universiti Teknologi PETRONAS, Seri Iskandar, Malaysia. She has passed her Ph.D. viva from University Teknologi PETRONAS, Seri Iskandar, Malaysia, in February 2021 with majors in Electrical and Electronic Engineering and a specialty in EEG signals processing. Before joining CISIR, she has received B.Sc. Degree in Computer Engineering from COMSATS, Islamabad, Pakistan, and M.Sc. Degree in Advanced Electrical and Electronics Engineering from University of Leicester, UK. She is the recipient of several academic awards and grants such as the UTP GA award for Ph.D. studies, FDP award for Masters studies, Erasmus Mundus grant, Third Best Project award Maters Degree in the chord of 84, and a GA merit award for publishing Q1/Q2 papers. She also won several grants for presenting conference papers internationally. She has published several articles in flagship local and international conference proceedings and peer-reviewed impact factor journals of IEEE/ /Frontiers/MDPI. Her research expertise includes analyses of Biomedical Signals Processing, including EEG, ERP, Brain connectivity, Artificial Intelligence, Machine Learning, and Deep Learning in Healthcare Applications. She is a member of PEC, IEEE EMBS.
Portable Test and Stimulus Standard, Vertical Reuse and Automation
Ever-increasing demands on embedded and computer systems increase their design complexity, putting more pressure on their error-free creation. A typical way of ensuring this is through functional verification, which is becoming harder with the increasing complexity of designs. New approaches and methods have to be developed, such as Portable Test and Stimulus Standard providing a higher level of abstraction defining graph-based models of verification intent used to drive stimuli generation. The main focus of the standard is on redundancy reduction through driving of stimuli generation and reusability. The reusability of the model is intended on all the platforms, which we call horizontal reuse (simulation, emulation, FPGA) and all design levels, which we call vertical reuse (IP block, subsystem, full system). Despite its clear definition and benefits it provides, its utilization is still at its beginning, giving room for usability research and automation proposals. The work focuses on reusability across all design levels. The main idea is to build the model for the full system, starting with models for its blocks using the control flow analysis to define interconnection between them. The use of control flow analysis is based on the assumption that control signals have the biggest influence on the functionality of the design. The aim is to reduce the amount of knowledge needed for the successful interconnection of models representing verification intent. The goal is to (semi)automate all necessary steps, increasing efficiency and reducing error-prone of the model creation.
Preliminary results of TLS prefiltering
A big part of the current internet traffic consists of encrypted communication. In fact, it can be well above 70% of the total traffic, with TLS as the most prevalent protocol. Considering intrusion detection/prevention systems like Suricata are not able to decrypt the traffic, it might be a better idea to not send this type of traffic for analysis. The proposed solution is placed in front of Suricata and acts as a filter. The presentation summarizes the approach of the proposed solution, the first results, and possible future paths to take.
Network-Attached FPGAs in a Public Cloud: A Virtual Switch Wanted
In this presentation, I will introduce the main area I focused on as a postdoc in the group of Dr. Dirk Koch at the University of Manchester. I will briefly outline the journey from the original research question "Why are Cloud Service Providers reluctant to make a network interface of network-attached FPGAs available to users?" to a more specific problem "How should a virtual switch for network-attached FPGAs look like?". Next, I will show the evaluation of three relevant approaches to the implementation of such a virtual switch. In the end, I will qualitatively compare the evaluated approaches and identify the one that seems to be the best option.
A Personal Review of the Postdoc in Manchester: Takeaways for Prospective Postdocs
I have gained a lot of new experience while looking for a postdoc position, trying to secure funding, and working at the selected university. Therefore, I will use this presentation as an opportunity to summarize these experience not only for myself but also for current Ph.D. students. Hopefully, they will find these takeaways useful when applying for their first postdoc position.
Flexible mapping of the network functions of hardware architectures
Design of a packet classifier for millions and 100G SDN networks is still a challenging task due to counter implementation using off-chip memories with high latency and non-deterministic performance. The hybrid classifier is an classifier which uses multiple packet classification algorithms and has potential to be more memory and memory access efficient. However the selection of an optimal algorithms for parts of the classifier depends on available memories, rule features and rest of the application in general which may result in different hardware architecture. Because of this feature unique to SDN applications the highly flexible generator of packet processing cores is required. In this work we are using SAX-PAC extracted pre-filter, implemented as B-trees, stored in on-chip memory and hash tables stored in off-chip memory and system of caches. In order to make algorithm of the classifier customizable for various application and platforms we are using software like implementation of algorithm and we apply hardware specific optimizations as a set of compiler passes.
Odhalovanie kybernetických útokov s vyuzitím techník strojového ucenia
Vo svojej dizertacnej práci sa venujem odhalovaniu kubernetickácých útokov s vyuzitím techník strojového ucenia so zameraním na detekciu DGA (algoritmy pre generovanie doménových mien). Existuje mnoho modelov na detekciu DGA, ktoré nedosahujú prílis vysokých úspesností na dátových sadách, ktoré zahánajú typy problémov, na ktoré neboli modely natrénované. Modely je mozné neustále vylepsovat, a to napríklad pridávaním nových atribútov alebo vylepsením existujúcich atribútov, ktoré prispievajú k ich vyssej úspesnosti. Úspesnost modelu je vsak hlavne daná dátovou sadou. Pokial dátová sada obsahuje záznamy, reprezentujúce vsetky mozné podoby problému, tak je mozné vytvorit klasifikátor s este vyssou úspesnostou detekcie. Cielom dizertacnej práce je vytvorenie automatizovaného systému, ktorý postupnými iteráciami bude zlepsovat výslednú úspesnost klasifikátorov na detekciu algoritmicky vygenerovaných doménových mien a budú pouzité charakteristické vlastnosti pôvodných dátových sád, alebo sa pôvodná dátová sada doplní vhodne zvolenými záznamami.
Automatic Design of Ultrasound Treatment Plans
Worldwide, an estimated of almost 10.0 million cancer deaths occurred in 2020, with many more unfortunately dying from post-treatment complications. A very promising alternative to the standard treatment procedures is a non-invasive high-intensity focused ultrasound. The technique works by sending a focused beam of ultrasound into the tissue causing a coagulative thermal necrosis, typically using a large transducer. However, to design such a plan, one must find a multitude of transducer positions and arcs, while taking into account the properties of the beam and the medium it passes through. In this presentation, i will give a rundown of goals for the future of this Ph.D. research, as well as the current state of implementation, on a long road to Automating the Process of Designing Ultrasound Treatment Plans.
kálovatelné neuro-evolucní algoritmy
Ve své dizertaci se venuji technikám automatizovaného návrhu architektur konvolucních neuronových sítí (CNN) s vyuzitím vícekriteriálních evolucních optimalizacních algoritmu. Zvlástní pozornost pak venuji metodám HW-aware NAS, které se zamerují na automatizovaný návrh architektur CNN pro zarízení s omezenými zdroji (príkonem, pametí, ...). Ve své práci zkoumám spojení HW-aware NAS metod a vyuzití aproximovaných násobicek v konvolucních vrstvách CNN modelu za úcelem návrhu úsporných CNN. Cílem mé dizertace je dokázat, ze vyuzitím aproximovaných násobicek v prubehu HW-aware NAS algoritmu lze nalézt architektury s lepsím kompromisem mezi klasifikacní presností síte a spotrebou síte, v porovnání s ostatními metodami optimalizace CNNs pro nasazení v zarízeních s omezenými zdroji.
Pokrocilé techniky evolucní optimalizace kvantových operátoru
Tvorba kvantových algoritmu vyzaduje pochopení technik a osvojení neintuitivních jevu kvantové fyziky. Automatizovaný návrh je proto predmetem zkoumání nejedné spolecnosti. Jednou z vyuzívaných technik jsou i evolucní algoritmy. Vyuzitím pokrocilých technik evolucních algoritmu lze nalézt celkem presné algoritmy i pro netriviální a praktické úlohy jako napr. resení logických funkcí trí promenných.
Evolutionary design of reduced precision levodopa-induced dyskinesia classifiers
Parkinson's disease (PD) belongs among the most common neurological conditions, with PD's symptoms often treated with the dopamine-replacement drug levodopa. The right dosage is essential in order to suppress PD's symptoms and, at the same time to avoid the drug's troublesome side effects, including involuntary and often violent muscle spasms, called dyskinesia. A small low-power solution that could be implemented directly into a home wearable device would enable long-term continuous monitoring of Parkinson's disease patients in their homes and allow clinicians accurate assessment of patients' condition and the advised adjustment of levodopa dosage. The presentation will show my current progress in solving this challenge using Cartesian genetic programming with adaptive size fitness predictors.
Comparison of SpFFT and FFTW3 library
The Fourier transform (FT) is one of the most used algorithm in signal processing across different sectors (eg. digital recording, communication, health care). Some of these applications are time critical and requires to perform the Fourier transformation as fast as possible. This bring us to different approaches in the Fourier transform computation. Widely used approach of computation of deterministic the Fourier transform (DFT) is fast the Fourier transform, which provides efficient way on signal processing. However, in the era of big data and real-time applications is need for approaches that reduce computation time and saves computation resources.
Most of the large signals contains only few frequency coefficients. This fact is used by the Sparse Fourier transform, that performs well on this kind of signals.
In this presentation we will compare two libraries. First one for computation the Fast Fourier transform and second one for computation the Sparse Fourier transform. We will compare these two libraries on different types and sizes of input signals.
Optimization of packet classification by ruleset analysis
Many packet classification algorithms have their performance and effectiveness tied to a ruleset that is used. Using rulesets with different characteristics (more overlaps in rules, more collisions, ...) may increase the memory requirements or decrease the throughput of those approaches. This presentation focuses on analyzing different rulesets and their characteristics in order to identify most conflicting rules and increase effectiveness of packet classification algorithms by splitting the rulesets or offloading those rules to be handled by different approach.
Mitigace DDoS útoku s vyuzitím strojového ucení
V rámci své disertace se zabývám akcelerací IDS/IPS systému a praktickou aplikací techto výsledku v podobe komplexního systému pro mitigaci DDoS útoku. Tento systém integruje práve koncepty zkoumané a prezentované v mých drívejsích publikacích. Na tomto seminári UPSY bych rád predstavil nový koncept mitigace DDoS útoku vyuzívající strojové ucení, který vznikal v rámci diplomové práce Patrika Goldschmidta, kterou jsem v posledním roce vedl. Uvedený prístup ve spolupráci se studentem nadále rozvíjíme a plánujeme dále publikovat.
Evaluation of a set of FPGA reconfiguration controllers
A very important part of a fault-tolerant system is the reconfiguration controller. Thanks to the ability to restore the system after a faults occur, it can significantly extend its life. However, the controller itself is prone to malfunctions, so it is highly desirable that it should be resilient. Increasing resilience alone costs certain resources (e.g. FPGA area). Therefore, I focus on creating a set of controllers that will meet the criteria for area, resilient, etc. For verification, we want to use circuits from the set of benchmarks ITC99.
Portable Test and Stimulus Standard, Vertical Reuse and Automation
Ever-increasing demands on embedded and computer systems increase their design complexity, putting more pressure on their error-free creation. A typical way of ensuring this is through functional verification, which is becoming harder with the increasing complexity of designs. New approaches and methods have to be developed, such as Portable Test and Stimulus Standard providing a higher level of abstraction defining graph-based models of verification intent used to drive stimuli generation. The main focus of the standard is on redundancy reduction through driving of stimuli generation and reusability. The reusability of the model is intended on all the platforms, which we call horizontal reuse (simulation, emulation, FPGA) and all design levels, which we call vertical reuse (IP block, subsystem, full system). Despite its clear definition and benefits it provides, its utilization is still at its beginning, giving room for usability research and automation proposals. The work focuses on reusability across all design levels. The main idea is to build the model for the full system, starting with models for its blocks using the control flow analysis to define interconnection between them. The use of control flow analysis is based on the assumption that control signals have the biggest influence on the functionality of the design. The aim is to reduce the amount of knowledge needed for the successful interconnection of models representing verification intent. The goal is to (semi)automate all necessary steps, increasing efficiency and reducing error-prone of the model creation.
Performance-Cost Optimizaton of Moldable Scientific Workflows
Moldable scientific workflows represent a special class of scientific workflows where the tasks are written as distributed programs being able to exploit various amounts of computer resources. However, current cluster job schedulers require the user to specify the amount of resources per task manually. This often leads to suboptimal execution time and related cost of the whole workflow execution since many users have only limited experience and knowledge of the parallel efficiency and scaling. The presentation is about mechanisms to automatically optimize the execution parameters of moldable workflows using genetic algorithms.
Reducing the Decision Tree Size for HW-accelerated Encrypted Network Traffic Processing
With the ever-increasing amount of encrypted network traffic, new approaches to monitoring are being researched to allow for traffic analysis without directly accessing data. Ideas based on machine learning algorithms allow for easy analysis of a large amount of traffic using only statistical information or observing the flow. To apply the same approaches for high-throughput links (100 Gbps or more) a hardware-accelerated solution is desirable to achieve classification and analysis in real-time. Classifiers based on decision trees are very suitable for hardware implementation and acceleration due to their relatively simple structure. The classifiers, however, require a relatively large amount of nodes to achieve high accuracy which would result in high resource usage or prevent HW acceleration completely. The presentation will explore ideas to reduce the size of the resulting classifier to save required resources while maintaining a high degree of accuracy.
Brain Research - An Engineering & Sciences Approach - Part II
This talk is continuation of first talk on 12th November. The first talk introduced the field of brain research and the significance of preventive brain and mental health. The upcoming talk on 26th November will provide an overview of the various truly inspiring medical and non-medical global projects related to brain research including neurostimulation for Parkinson, neural prosthesis for memory, bionic eye and dream decoding. In addition, the basics of EEG will be introduced and EEG based algorithms will be presented for diagnosis of stress and depression.
Increasing Memory Efficiency of Hash-Based Pattern Matching
Increasing speed of network links continuously pushes up requirements on the performance of network security and monitoring systems, including their typical representative and its core function: an intrusion detection system (IDS) and pattern matching. To allow the operation of IDS applications like Snort and Suricata in networks supporting throughput of 100 Gbps or even more, a recently proposed pre-filtering architecture approximates exact pattern matching using hash-based matching of short strings that represent a given set of patterns. This architecture can scale supported throughput by adjusting the number of parallel hash functions and on-chip memory blocks utilized in the implementation of a hash table. Nevertheless, the original architecture utilizes the available capacity of the hash table inefficiently. We therefore propose three optimization techniques that either reduce the amount of information stored in the hash table or increase its achievable occupancy. Moreover, we also design modifications of the architecture that enable resource-efficient utilization of all three optimization techniques together in synergy. Compared to the original pre-filtering architecture, combined use of the proposed optimizations in the 100 Gbps scenario increases the achievable capacity for short strings by three orders of magnitude. It also reduces the utilization of FPGA logic resources to only a third.
Semantic Mutation Operator for Evolution of Bent Boolean Functions
Boolean functions, possessing various cryptographic properties, are one of the basic cryptographic primitives used in the construction of modern cryptographic ciphers. One valuable class of these functions are the Bent functions, which possess an optimal level of non-linearity, and are often utilized for the creation of S-boxes or other Boolean functions possessing additional cryptographic properties. While analytical solutions for the construction of Bent functions do exist, allowing for the quick creation of functions with potentially unlimited size, they are able to produce only a minuscule subset of all possible Bent functions and are therefore cryptographically insecure. The other main approach, the construction of Bent functions via an evolutionary approach like Genetic Programming, does not suffer the same problem but struggles to create functions of sufficient size due to the high number of evaluations necessary to find a function with the desired properties, as well as the exponentially rising cost of evaluating its Truth Table and Walsh Spectrum. In this talk, we propose a new Semantic Mutation Operator that combines the two approaches, and evaluates the cryptographic properties of each of the function's nodes as if they were their own separate functions, and then mutates the overall function as a whole, significantly decreasing the number of evaluations necessary to find a solution. We show that the operator can be utilized in both Tree-based, Cartesian, and Linear Genetic Programming, and can reduce the required number of evaluations by orders of magnitude.
Brain Research - An Engineering & Sciences Approach
Generally, brain and mental health is regarded as a medical and clinical issue from preventive, diagnostic, prognostic and treatment point of view. However, this is truly a multidisciplinary area and researchers from non-medical disciplines (sciences and engineering) have contributed significantly to neuroscience and psychiatry. Their initial contribution was in the form of various hardware tools like CT, MRI etc. However, over the last two decades, neuro data analytics has become the primary focus of their research. As such, terms like neuroscientist and neural engineering have become common among the researchers. This talk will provide an overview of the various medical and non-medical global projects related to brain and the corresponding challenges that need to be addressed.
BIO: Aamir Saeed Malik has a B.S in Electrical Engineering from University of Engineering & Technology Lahore (Pakistan), M.S in Information and Communication and Ph.D in Mechatronics from Gwangju Institute of Science & Technology (South Korea). He has more than 12 years of research experience and has worked for IBM, Hamdard University (Pakistan), Yeungnam University (South Korea), Universiti Teknologi PETRONAS (Malaysia) and Frack Tech (Australia) during his career. He is a fellow IET and a senior member IEEE. His research interests include neuro-signal & neuroimage processing. He has published 5 books and have more than 5000 citations to his published articles.
Combining acoustic simulation and filtered back-projection
Running photoacoustic image reconstruction based on acoustic wave simulation on GPU is limited by the available memory. Currently, the simulated domain has to contain both the region of interest and the acoustic sensor. My current goal is to find a way to map the recorded signal closer to the region of interest and to reduce the size of the total simulated domain. I am currently experimenting with filtered back-projection as the mapping function and will present the current state of the experiments.
Preventing Deadlock in Non-uniform-timestep Distributed Pseudospectral Method
Non-uniform-timestep Distributed Pseudospectral Method allows different timestep sizes in different sub-domains of simulation. This requires special care when marching overlap regions forward in time. Overlap regions have to be evaluated at timesteps to match temporal discretization of the destination sub-domain. This process involves the extrapolation of such values using a modified integration scheme. To minimize introduced error, extrapolation should take place as close to the original discretization as possible. Under certain circumstances, this leads to a deadlock. In this presentation, I will present conditions that allow the deadlock to occur, a detailed schematic of such case, and a simple solution that resolves the issue.
Choose your 16s rRNA primer wisely
The biggest drawback of 16S rRNA gene sequencing is that the reads originate from a single short region and the resulting reads lack sufficient specificity for reliable species-level identification. Whole metagenomic sequencing (WMGS) is seen as a solution to this problem that should provide the highest degree of specificity. We argue that WMGS for metataxonomics can be inefficient since most parts of a typical microbial genome are non-specific and provide no value for species identification. Consequently, the sequencing budget is spent on useless parts of genomes and the process's sensitivity is significantly reduced. This is a problem, especially in the low-abundant samples contaminated by eukaryotic DNA. Unlike WMGS, where, in theory, all organisms could be classified down to the species level, in 16S rRNA the set of identifiable species depends on a chosen primer combination. Main focus of my current work is to explore properties of different primer combinations and create application for smart primer pair choice.
Odhalování kybernetických útoku s vyuzitím technik strojového ucení
V poslednej dobe sa strojové ucenie uplatnuje v cím dialej vacsej miere. Jednou z oblastí pouzitia strojového ucenia je detekcia malwaru v sieti. Vacsina malwaru komunikuje so serverom za úcelom získania instrukcii, ktoré má výkonat, prípadne kvôli zberu odchytených dát. Pri tvorbe moderných malwarov sa pre stazenie identifikácie riadiaceho servera pouzívajú algoritmy pre generovanie domén (Domain generation algorithm - DGA). DGA algoritmy generujú velké mnozstvo domén, na ktorých môze byt server dostupný. Pokial je model vytvorený na základe vhodne zvolených atribútov na kvalitnej dátovej sade, je mozné detekovat malwar vyuzívajúci DGA algoritmy pre komunikáciu v sieti. Cielom práce je hladanie dátových sád, ktoré klasifikátor nevie správne identifikovat ako nevalidné.
Akcelerace softwarového switche pomocí prefiltru pro SW i HW
Virtuální switche pouzívané témer v kazdém uzlu datacentra jsou zároven vyuzívány pro monitoring a dalsí aplikace. Oproti zamýslenému pouzití to znamená nárust poctu filtrovacích pravidel na miliony (1000%/rok) pri zvysování propustnosti na 40G+ (50%/rok) propustnosti a rychlosti aktualizace. Implementace s vysokou propustnosti neumoznují rychlou aktualizace pravidel a obrácene. Virtuální switch potrebuje obojí a soucasné sota ignoruje zejména pozadavky na skálovatelnost a rychlost aktualizace. Po zmapování charakteristiky techto aplikací pomocí knihovny likwid jsem vyvinul algoritmus zalozený na prefiltru s vrstveným stromech a hashovacích tabulkách. Toto resení se vyznacuje vysokou propustností, skálovatelností, efektivitou prístupu k pameti a nízkým casem aktualizace, který je amortizován pomocí dynamického programování. Muj cíl je i vyrobit akcelerátor. Vzhledem k nutnosti pouzít externí pameti, implementace vede na superskalární obvody. To me vedlo k vývoji knihovny kompilátoru podobného LLVM MLIR s nativní podporou paketových operací a automatizovanými transformacemi vytvárející obvody tohoto typu.
Evolucní optimalizace komplexních kombinacních obvodu
Ve své dizertaci se zabývám evolucní optimalizací komplexních kombinacních obvodu. Vyuzívám tzv. divide-and-conquer strategii, kdy z obvodu vyberu jeho libovolnou cást, tu zoptimalizuji pomocí CGP a návratím ji zpet do puvodního obvodu. Tímto zpusobem se mi úspesne darí obvody zmensovat, co se týká poctu jejich hradel, ovsem zpozdení takto optimalizovaných obvodu mnohdy znacne narustá. Proto se v poslední cásti dizertace zameruji práve na to, jak co nejlépe zmensit pocet hradel v obvode a udrzet ci dokonce zmensit jeho zpozdení.
Evolucní hledání CNN síte pro resení rovnice sírení akustických vln
V posledních letech zazívá machine learning renezanci, z nemalé cásti díky schopnosti konvolucních sítí získávat informace z obrazových dat. Takto navrzené síte lze pouzít i pro diskretizaci prostoru pri výpoctu parciálních diferenciálních rovnic. Toho jsem se pokusil vyuzít ve své disertaci, kde potrebuji pri evolucním návrhu HIFU operacních plánu resit hyperbolické diferenciální rovnici popisující sírení zvukových vln v lidské tkáni. Evolucní NAS takovéto síte a její zakomponování do stávajícího resení se ukázalo jako velice naucný proces.
Evolucní NAS (Neural Architecture Search) s podporou aproximovaných násobicek
Tématem mé disertacní práce je neuroevoluce, tedy spojení evolucních výpocetních technik a umelých neuronových sítí. Ve své práci se zejména zabývám technikami automatizovaného návrhu architektur konvolucních neuronových sítí (CNN) s vyuzitím vícekriteriálních evolucních optimalizacních algoritmu. Mým posledním pocinem bylo vylepsení implementace NAS metody, vyuzívající CGP kódování a NSGA-II optimalizacní algoritmus, která rovnez umoznuje vyuzití aproximovaných násobicek v konvolucních vrstvách CNN modelu. Díky tomuto prístupu je pak mozné zamerit se na hledání architektur CNN, které nemusejí být tak presné, nicméne snizují spotrebu síte tak, ze je mozné ji vyuzít v zarízeních s omezeným výkonem/spotrebou.
Vyuzití optamilazicních algoritmu v kvantovém pocítání
S príchodem funkcních kvantových pocítacu nastavá v posledních letech boom v oblasti kvantového pocítání. Tento termín, od kterého si mnozí slibují zázraky má vsak vyuzití jen v nektrých oblastech. Jak se ukazuje, jednou z techto oblastí jsou i optimalizacní úlohy. Aplikace principu neuronových sítí do kvantových variacních obvodu prinásí velký potenciál ve forme kvantových neuronových sítí. Jde to ale i obrácene. Prevzetí myslenek z kvantového pocítání a jejich vyuzití v evolucních algoritmech prinásí také nové a vylepsené metody. Vrcholem obou smeru muze být vyuzití kvantove-inspirovaných evolucních algoritmu pro návrh a ucení kvantových neuronových sítí.
- Ondrej Olsák, Lukás ismis, Radek Tesar, Martin Hurta
Informace o projektech, publikování, cinnostech na UPSY.
Sémantická mutace pro návrh kryptograficky silných booleovských funkcí
Booleovské funkce jsou jedním ze základních kryptografických primitiv pouzívaných pri sestavování soudobých sifrovacích algoritmu. Bezpecnost takovéhoto algoritmu je omezena vlastnostmi funkcí z nichz je sestaven, a existuje tedy potreba vytváret a hledat stále nové, lepsí a silnejsí funkce. Jednou z nejúspesnejsích metod jejich návrhu je genetické programování, které na rozdíl od tradicních algebraických postupu umoznuje sestavovat funkce s libovolnou vnitrní strukturou. Genetické programování nicméne není bez svých vlastních slabin. S rostoucím poctem vstupu sestavované funkce roste také délka potrebného chromozomu, a mnozství destruktivních mutací které v nem mohou nastat. Jedním ze zpusobu jak temto neduhum zabránit je pouzití operátoru sémantické mutace, který na základe kryptografických vlastností jednotlivých cástí navrhované funkce dokáze mutacím v dobre fungujících cástech chromozomu zabránit, a redukovat tím tak celkovou výpocetní nárocnost reseného problému.
Efektivní architektura pro akceleraci rozhodovacích stromu
Analýza sítového provozu je casove nárocná operace, kterou soucasné CPU nejsou schopny zvládnout na propustnostech v rádu stovek Gbps. Systémy pro zabezpecení sítí tedy vyuzívají HW akcelerace k dosazení potrebné rychlosti zpracování. Por zpracování sifrovaného provozu je vsak nutné vyuzít nové prístupy. Bezpecnostní nástroje zacínají vyuzívat algoritmy strojového ucení zalozené na rozhodovacích stromech, napr. Random Forest nebo AdaBoost, jez poskytují velmi dobré výsledky. Tyto algoritmy lze velmi dobre implementovat v HW avsak za cenu velkého mnozství zdroju. V prezentaci budou predstaveny prístupy, jez umoznují potrebné zdroje snízit se zachováním presnosti puvodního klasifikátoru. Uvedené prístupy byly prezentovány na konferenci DDECS.
Efektívne mapovanie entít jazyka P4 do FPGA
V svojej prezentácii predstavím jednotlivé problémy a optimalizácie, ktoré je mozné vyuzit na zefektívnenie vyuzitia zdrojov na FPGA rôznymi P4 programami. Jedná sa o dôlezitý krok optimalizácie, ktorý umoznuje správne fungovanie aj zlozitejsích a rozsiahlejsích P4 programov na obmedzených zdrojoch FPGA cipu.
Optimalizace architektury HashPM a integrace do systému Pigasus
Se zvysující se rychlostí sítových linek je nutné navysovat také propustnost bezpecnostních systému jako jsou IDS. Tyto systémy v sítovém provozu provádí vyhledávání velké sady vzoru specifikovaných regulárními výrazy, coz má negativní vliv na jejich propustnost. Rychlou prefiltrací sítového provozu hledáním krátkých retezcu je vsak mozné výrazne snízit zátez na IDS sytém a dosáhnout tak vyssí celkové propustnosti. Za tímto úcelem byla navrzena architektura zalozená na hash funkcích. Pro dosazení propustnosti v rádu stovek Gb/s vsak architektura vyuzívá znacné mnozství hardwarových zdroju. Pro výrazné snízení nároku na mnozství zdroju byly navrzeny optimalizace, které nesnizují míru prefiltrace. Nyní jsou zkoumány moznosti aproximacních optimalizací, které za cenu mírného snízení míry prefiltrace dosahují znacné úspory zdroju. Pro reálné nasazení takto optimalizované jednotky byla prozkoumána moznost integrace do systému Pigasus, kde dosahuje oproti puvodnímu resení výrazne vyssí míry prefiltrace.
Optimalizace spustení závislých úloh pomocí genetického algoritmu
Prezentace se bude zabývat vyuzitím genetických algoritmu v optimalizaci spustení sestav úloh na výpocetních clusterech. Tyto sestavy úloh jsou typické tím, ze obsahují vzájemné závislosti a kazdá úloha muze být spusteny na ruzném poctu jader/uzlu. To samozrejme ovlivnuje dobu strávenou ve frontách, kdy úlohy cekají na pridelení výpocetních zdroju, celkový výpocetní cas a cenu výpoctu. V praxi to vypadá tak, ze uzivatel musí u sestavy úloh správne zadefinovat závislosti a pro kazdou úlohy zvlást zvolit pocet výpocetních uzlu a dobu behu. Je tedy nutné mít urcité zkusenosti a znalosti o spoustených úlohách a pouzitém clusteru. Velice casto ovsem dochází k nevhodnému výberu poctu výpocetních uzlu a nadhodnocení výpocetního casu, coz vede k tomu, ze plánovac clusteru nemusí vhodne pracovat s alokacemi zdroju, úlohy zbytecne dlouho cekají ve frontách a zvysuje se výsledná cena a výpocetní cas výpoctu. Prezentovaný prístup se snazí reagovat na tento problém uchováváním výkonnostních dat pro vybrané úlohy a jejich zpracováním pomocí genetických algoritmu. Výsledkem je vhodný výber spoustecích parametru (délka behu, pocet uzlu) pro jednotlivé úlohy, které vede k optimalizaci výsledného casu nebo ceny výpoctu. Navrzené fitness funkce optimalizují spustení úloh jak na zdrojích se sdílenými zdroji tak i s dedikovanými. Po nasbírání výkonnostních dat je prístup obecne aplikovatelný.
Konvergencia PSIIM v 2D
Konvergencné testy vyvíjanej korekcnej metódy sú pomerne netriviálne. Pokúsim sa to demonstrovat na (uz známom) probléme so sírením mechanického vlnenia v prostredí s kruhovým rozhraním. Vychádzajúc z predchádzajúcich experimentov ukázem, co na nich nebolo ideálne, a kam som sa az dostal.
DDoS Protector: Akcelerovaná mitigace DDoS útoku
V prezentaci v krátkosti predstavím hlavní parametry a vlastnosti systému vytváreného pro vysokorychlostní filtraci nezádoucího sítového provozu, predevsím pro potlacení DDoS útoku. Systém je vyvíjen pod hlavickou sdruzení CESNET v rámci projektu bezpecnostního výzkumu MVcR, na jehoz resení se aktivne podílím. Do jisté míry se jedná o praktické a reálné uplatnení prístupu ke zpracování sítového provozu, kterými se zabývám v rámci resení své disertacní práce.
Vyhodnocení odolnosti proti poruchám systému na FPGA s radicem rekonfigurace
Odolnost proti poruchám je zásadní obzvláste u systému, ke kterým není prímý prístup pro jejich opravu nebo by jejich selhání vedlo k neúmerným ztrátám. Typickým príkladem jsou vesmírné aplikace. Navíc jsou FPGA, na která se zamerujeme, náchylná na projevy radiace, která zpusobuje zvýsené riziko poruch. Proto je nutné i pres jejich výskyt zajistit beh systému dle specifikace. V prezentaci se zamerím na výsledky z experimentu s rekonfigurací chybných cástí systému na FPGA v ruzne kritických prostredích a také porovnání s predchozími prístupy bez rekonfigurace. Dále predstavím overení simulací získaného odhadu odolnosti systému v TMR s rekonfigurací poskozených modulu. Nakonec se zamerím na plány se zvysováním odolnosti samotného radice.
A Non-Uniform Timestep Step approach to leapfrog integration scheme
In the numerical solution of PDE, it is often the case that underlying medium properties are strongly heterogeneous. Therefore a non-uniform time step integration scheme can significantly decrease overall simulation time while having minimal impact on performance. To allow for different time steps in distributed simulations, subdomain interface values have to be evaluated at a specific time given by the neighbor time step size. A few possible approaches will be discussed. Then for a selected one, we will present a derivation of local truncation error whit some numerical examples proving feasibility using the k-Wave toolbox.
Limity urcovania taxonómie v metagenomike na báze 16s rRNA a moznosti ich prekonania
Vdiaka pokrocilým technológiam sekvenácie DNA a metagenomickým metódam, ktoré sa vyvíjali behom posledných 30 rokov, sme schopní v biologických vzorkách odhalit baktérie nekultivovatelné v laboratórnych podmienkach. Typickým postupom pre urcovanie bakteriálnej kompozície vzoriek je amplifikácia a sekvenácia regiónov génu 16S rRNA nasledovaná klasifikáciou v pocítaci. Aj napriek tomu, ze sekvenácia génu 16S rRNA je stále velmi rozsíreným prístupom, presná identifikácia baktérií na základe sekvencií 16S rRNA má svoje problémy a casto je v praxi nahradzovaný technológiou WMGS. Vo svojej prezentácii poukázem na to, ze technológia WMGS má svoje vlastné úskalia a nemusí priniest lepsie výsledky nez 16s rRNA. Dalej sa zameriam na zlepsenie prístupov zalozených na 16s rRNA a predstavím spôsob, ktorým sa snazím toto zlepsenie dosiahnut v rámci svojej dizertacnej práce.
Another Phatoacustic Imaging Presentation
In the last six months, I have been focused on two goals and they will be the main points of the presentation. First, I will describe our "real-time" photoacoustic reconstruction system for breast screening. The system is currently deployed in the hospital and performs above our expectations. The second goal was to find a way to reduce the memory footprint of k-Wave for photoacoustic reconstruction on fine reconstruction grids. I will describe a problem of memory consumption for source signals and how it was eliminated. We are now able to compute reconstruction on finer grids than before using the same computational resources. Finally, I will present plans to further improve the reconstruction by reducing the volume covered by the computational grid.
Evolucní optimalizace kombinacních obvodu
Ve své dizertaci se zabývám evolucní optimalizací komplexních kombinacních obvodu. Vyuzívám tzv. divide-and-conquer strategii, kdy z obvodu vyberu jeho libovolnou cást, tu zoptimalizuji pomocí CGP a návrátím ji zpet do puvodního obvodu. Práve výber podobvodu ale znacne ovlivnuje úcinnost optimalizace - kdyz se nepovede vybrat vhodný "kousek" obvodu, je moc malý/velký, nelze ho nijak vylepsit atp. V mojí prezentaci bych chtela srovnat výsledky mých predchozích optimalizacních experimentu zalozených na výberu podobvodu napr pomocí algoritmu implementovaných v predchozí práci a výsledky z experimentu s výberem zalozeným na vyhledávání rekonvergentních cest, které se mi po strastiplném boji konecne podarilo rozbehnout.
Nové metody optimalizace interpretace scénáru portovatelných stimulu
Funkcní verifikace se stala nezbytnou soucástí návrhu designu. Neustále zvysujicí se komplexnost designu má za následek neustále se zvysující nároky na odhalení chyb pomocí funkcní verifikace. To vytvárí velký tlak na výzkum efektivity verifikace, která je stále pomerne nízká. Tomuto problému se v prubehu let dostalo velké pozornosti a vzniklo mnoho prístupu, které efektivitu verifikace zvysují. Jeden z nových prístupu prinásí Portable Test and Stimulus Standard, který se zameruje na znovupouzitelnost verifikacních stimulu. Standard prinásí nové moznosti pro funkcní verifikaci, ale zároven také nové výzvy spojené s jeho pouzitím. Navíc klade pozadavky na verifikacní inzenýry a jejich znalosti o novém standardu, které jsou nezbytné pro jeho správné pouzití. Cílem dizertacní práce bude uzivatelsky zpríjemnit pouzití standardu a to zejména automatizací procesu vertikálního znovupouzití modelu z blokové úrovne na úrovni systémové. Toto zahrnuje vhodné spojení blokových modelu a výber vhodné techniky pro extrakci informace z designu za úcelem automatického doplnení systémové funkcionality do systémového modelu. V rámci pojednání k dizertacní práci bylo jiz provedeno nekolik analýz a implementacních experimentu, které ukazují potenciál zvolené metody.
Stavová paketová klasifikace pro architektury s heterogenní pametí
Nedostatek pameti na cipu, limitovaný pocet prístupu do externí pameti a datové závislosti patrí mezi tradicní problémy stavové paketové klasifikace. Tento problém posledních 10 let eskaluje v SDN sítích, kde konfigurace bezne kombinují miliony 64B+ pravidel s velkou slozitostí vyhledávání. Pro hardwarovou akceleraci této úlohy je potreba pouzít externí pameti a prepracování celého konceptu klasifikace. Pouzitím relaxovaného pametového modelu a spekulativního vyhodnocování je mozno dosáhnout výrazného zvýsení výkonu pro aplikace s read-modify-write charakteristikou jako je i tato. Pro prípady pouzití SDN na 100G vsak takováto naivní implementace zabírá neúnosné mnozství zdroju FPGA a pro vyresení dílcích problému je potreba optimalizovat celu úlohu na globální úrovni. Tato prezentace bude obsahovat optimalizace takovéto architektury za úcelem zvýsení výkonu, snízení zdroju a podporu dalsích SDN specifických pozadavku.
Rychlejsí metoda evoluce logických obvodu za pouzití sémantiky v CGP
V dnesní dobe jsou obvody znacne komplexní a jejich návrh je proto slozitý. Pouzitím evolucních algoritmu muze programátor úlohu návrhu obvodu automatizovat, ale potrebný výpocetní cas neumozní generovat prílis velké obvody. Z tohoto duvodu je uzitecné vytváret nové evolucní metody, které mají lepsí skálovatelnost. Jednou takovou metodou je sémanticky orientovaný mutacní operátor (SOMO) v kartézském genetickém programování (CGP), na který se tato prezentace zameruje. Metoda umoznuje napríklad evoluci nových násobicek 5×5b za dobu nekolika vterin. Tohoto zrychlení oproti standardnímu mutacnímu operátoru CGP je dosazeno prevodem evaluace kandidátních resení do podoby porovnání optimálního vstupu mutovaného uzlu s predcházejícími výstupy. V prezentaci bude fungování metody vysvetleno a budou nastíneny dalsí moznosti jak tuto metodu dále optimalizovat.
Odhalování kybernetických útoku s vyuzitím technik strojového ucení
V poslednej dobe sa strojové ucenie uplatnuje v cím dalej väcsej miere. Jednou z oblastí pouzitia strojového ucenia je detekcia malwaru v sieti. Väcsina malwaru komunikuje so serverom za úcelom získania instrukcii, ktoré má výkonat, prípadne kvôli zberu odchytených dát. Pri tvorbe moderných malwarov sa pre stazenie identifikácie riadiaceho servera pouzívajú algoritmy pre generovanie domén (Domain generation algorithm - DGA). DGA algoritmy generujú velké mnozstvo domén, na ktorých môze byt server dostupný. Pokial je model vytvorený na základe vhodne zvolených atribútov na kvalitnej dátovej sade, je mozné detekovat malwar vyuzívajúci DGA algoritmy pre komunikáciu v sieti. Cielom práce je hladanie dátových sád, ktoré klasifikátor nevie správne identifikovat ako nevalidné.
Digital two-parametric spectrometric system for characterization of mixed neutron-gamma field in experimental devices
In this talk, we describe a new, digital spectrometric system and results obtained from measurements of neutron and gamma mixed fields in experimental reactors (LR-0, LVR-15, VR-1), cyclotrons and neutron generators. An apparatus based on the analog processing of output signals from the scintillation stilbene detector was used so far in measurements of these fields. However, this analog apparatus has several disadvantages. In addition to the large volume and weight of the instrument which complicates its manipulation, there is a problem of a maximum number of detected particles per second. This analog system works with the order of magnitude of 10^3 processed impulses per second. This limitation prolongs experiment duration to as long as tens of hours. Furthermore, in measurements with high gamma radiation background, like in close proximity to activated fuel, such limitation makes an experiment almost impossible. The spectrometric system with digital processing of detector output impulses allows measurements with impulse rate of at least one order of magnitude higher and thus eliminates to a great extent previously mentioned limitations. Very fast digitizers with appropriate bit resolution are a necessary condition in this case. Digitizers in the spectrometric system have bit resolution of 10 bits with sampling frequency from 1 GS/s to 8 GS/s and a resolution of 12 bits with frequency from 400 MB/s to 1 GS/s. Digitalized data are then processed using FPGA. Measured data can be processed online thanks to very fast two parameter evaluation algorithms, or these data can be later processed offline. For this situation, we use mostly algorithms based on charge comparison methods. We can thus obtain a comparison of results between older and verified analogue two parameter spectrometric system and newer digital approach. For a comparison of a quality of neutron and gamma ray impulse separation, we used FoQ (Function of Quality) algorithm. This algorithm quantifies a quality of separation of neutron and gamma part with respect to impulse amplitude. MCNP calculations were included to verify the correctness of measurement results. These results show that digital spectrometric system fully replaces the former analogue system and surpasses it especially in required experiment duration.
BIO
Zdenek Matej je odborným asistentem na Fakulte informatiky Masarykovy univerzity v laboratori embedded systems v Brne, kde je od roku 2008. Vyucuje a vede studenty a výzkumné projekty vcetne projektu o detekci ionizujícího zárení. Vyucuje predevsím predmety v oblasti návrhu a fungování digitálních technologií. Jeho výukové aktivity jsou zamereny na výuku studentu v oblasti programování jednocipových mikropocítacu a programovatelných hradlových polí (FPGA). Vede tým studentu a zapojuje je do výzkumu a vývoje rychlých neutronových spektrometru pro smísené pole neutronu a gama zárení. Velkým kladem je dlouhodobá soucinnost se soukromou sférou a moznost predat nabrané zkusenosti studentum. Zároven s výukou na MU totiz tráví Zdenek jiz osm let jako vývojár a výzkumný pracovník v soukromých spolecnostech v oblasti elektronických zarízení a zarízení pro jederné provozy. Jeho primárním zájmem je vývoj algoritmu spektrometrického merícího zarízení a rychlé zpracování dat. Nekolik praktických výsledku jeho vývoje v oblasti detektoru jaderného zárení je pouzito v jaderných elektrárnách Dukovany a Temelín. Zdenek spolupracuje jiz radu let pri výzkumných aktivitách s organizacemi CVr rez a Akademie ved. Spolecne s temito institucemi spolecne s Univerzitou obrany a VUT Brno vyvíjí digitální spektrometrické systémy pro smesná pole zárení gama a neutronu. Podílel se na nekolika prumyslových vzorech a patentu v oblasti radiacní ochrany a spektrometrických systému. Díky úzké spolupráci predevsím s CVr rez vzniklo mnoho kvalitních výsledku publikovaných v impaktovaných casopisech. Spolupracuje na experimentech u jaderných reaktoru LR-0, LVR-15 a VR-1. Díky spolecným výsledkum se podarilo charakterizovat mnohá neutronová pole I v zahranicí (napr. FRMII). Úspech ve vývoji digitálního spektrometrického systému (NGA-01), na kterém se Zdenek podílí, podtrhuje fakt, za pomohl k upresnení knihoven jaderných dat IRDFF-II. Jeho soucasným výzkumným projektem je prenos scintilacního zárení na dlouhé vzdálenosti pomocí optických vláken, coz umozní merení neutronové spektrální husoty toku i u zarízení, kde se nachází velká elektrická a magnetická pole. Predeveím jde o velké urychlovace cástic a nebo napríklad mikrotron.Evolucní návrh kvantových operátoru.
V posledních letech nastává celosvetový boom v oblasti kvantového pocítání. Kazdý mesíc vycházejí nové clánky a objevy, které neustále posunují tento koncept smerem kupredu. Od sálových pocítacu k mikrocipum, z laboratorí do officu, od univerzitních výzkumu ke komercnímu pouzití. Je tedy otázkou casu nez se s kvantové programování stane jednou z vyhledávaných dovedností. Protoze tvorba kvantových algoritmu vyzaduje osvojení neintuitivních konceptu kvantové mechaniky, jejich automatizovaný návrh muze usetrit cas i úskalí s tím spojené.
Nové superpocítace v IT4I a LUMI
V nekolika minutách bych rád predstavil nové superpocítace v rámci IT4Innovations a konsorcia LUMI.
HPC akcelerace CMAES HIFU plánování.
Ve své disertaci se venuji evolucnímu návrhu ultrazvukových operacních plánu. Na tomto seminári predstavím nove implementovanou HPC akceleraci CMAES HIFU plánování. Implementovány byly dva distribuované modely - ostrovní evoluce a model farmáre. Tato vylepsení umoznují evoluci optimálního plánu za prumerne ctyrikrát kratsí dobu oproti beznému modelu jednouzlového výpoctu.
Comparison of various parallelism paradigms in the context of CNN training using TensorFlow
This paper explores and discusses various parallelization approaches regarding the training of the Convolutional Neural Networks (CNN). Training of CNNs is a very computationally demanding process and in order to speed up this process many parallelization methods can be used. This paper is mainly focused on synchronous and asynchronous data parallelism and model parallelism. The performance of implemented parallelization methods are then put to the test in the form of experiments, that consist of training several different CNN models. Based on the experiments the final performances are estimated.
Systémy odolné proti poruchám: Prípadová studie pro elektronický zámek
Odolnost proti poruchám (OPP) nemusí být soucástí jen rozsáhlých systému, druzic a medicínských prístroju. Poslední dobou rídí elektronika nase zivoty více, nez kdy predtím. Proto muze být zajímavé zkoumat vyuzití OPP také ve "spotrební" elektronice. V prezentaci budou predstaveny testy OPP na tzv. elektronickém zámku. I ten svým zpusobem vykonává kritickou funkcionalitu. V prezentaci budou predstaveny dva aktuální výsledky: 1) vlivy zakomponování SW implementované OPP do jednodussího systému vyuzívajícího mikrokontrolér; a 2) bude predstaveno vyhodnocení volby architektury CPU na pokrocilejsím systému zámku, který vyuzívá vestavený OS Linux.
Local Fourier Basis for Pseudo-spectral Methods: Beyond Performance
The presentation will discuss impact of a local Fourier basis approach to the simulation of ultrasound beyond enabling high performance simulations on HPC systems. Basic numerical properties of the k-space model utilized by k-Wave toolkit will be compared to other approaches (FD, DGM and FEM). The benefit of LFB approach will be illustrated by few examples of novel domain decomposition and model coupling methods.
Stav práce, projekt PAMMOTH a PORD
V prezentácii v krátkosti zhrniem stav a plán dizertácie. Následne predstavím moju prácu na projekte PAMMOTH, ktorému som sa v poslednom case venoval.
Já a moje disertace v dobe covidí
Ve své disertaci se zameruji na spoustení biomedicínských retezcu úloh na clusterech s cílem minimalizovat jejich celkový výpocetní cas nebo cenu. Myslenka výberu spoustecích parametru (pocet výpocetních uzlu, výpocetní fronta, výpocetní cas) je zalozena na zpracování namerených skálovacích dat jednotlivých úloh. Na tomto seminári predstavím mnou implementovaný nástroj k-Dispatch pro správu úlohu, jeho vyuzití v praxi a zamerím se na to, cím jsem se zabývala posledního pul roku. Na záver predstavím svuj plán, který by mel vést snad ke zdárnému odevzdání disertacní práce.
Metody strojového ucení v analýze sifrovaného sítového provozu a moznosti jejich akcelerace
Nárust podílu sifrovaného sítového provozu komplikuje moznosti analyzovat jeho obsah pro bezpecnostní úcely. Z tohoto duvodu se v tomto ohledu vyuzívá statistických vlastností provozu namísto prímé analýzy jeho obsahu. Pro zpracování a následné vyhodnocení stat. dat jsou pak vyuzívány algoritmy strojového ucení. Ty umoznují jednak pracovat s velkým objemem dat a zároven lepe rozlisit typy provozu. Tyto prístupy jsou vsak nasazování prevázne v off-line rezimu, tedy na jiz zachycených a ulozených datech. Pro on-line analýzu je nutné jednak zpracovat príchozí provoz tak, abychom extrahovali vsechny potrebné statistické ukazatele a zároven byly schopní klasifikovat provoz na rychlosti linky. Toto zpracování je mozné provést v softwaru. Hardwarové resení vsak umozní integraci techto metod do sobestacného celku a zároven uvolní CPU zdroje pro jinou cinnost. V prezentaci bude ukázána HW architektura pro extrakci stat. dat s níz v soucasnosti pracuji. Následne bude prezentace zamerena na samotné metody klasifikace a bude predveden návrh HW akcelerátoru vyuzívající algoritmu RandomForest pro analýzu stat. dat v on-line rezimu. V konci prezentace pak bude nastínen plán dalsího vývoje.
Zvýsení propustnosti IDS systému pomocí prefiltru zalozeného na hash funkcích
Se zvysující se rychlostí sítových linek je nutné navysovat také propustnost bezpecnostních systému. Klícovými prvky pro zajistení ochrany sítové infrastruktury jsou systémy IDS. Tyto systémy vsak v sítovém provozu provádí vyhledávání velké sady vzoru specifikovaných regulárními výrazy, coz má negativní vliv na jejich propustnost. Pro dosazení propustnosti 100 Gb/s je nutné v soucasné dobe proto tyto systémy provozovat na nekolika paralelních strojích. Rychlou prefiltrací sítového provozu hledáním krátkých retezcu je vsak mozné výrazne snízit zátez na IDS sytém a dosáhnout tak vyssí celkové propustnosti. Z tohoto duvodu jsme navrhli algoritmus pro odvození krátkých retezcu ze sady regulárních výrazu. Ve srovnání s predchozími metodami mohou retezce odvozené navrhovaným algoritmem redukovat sítový provoz az 3,3krát lépe. Odvození retezcu z jednoho regulárního výrazu zabere navíc méne jak sekundu, coz umoznuje rychle menit sadu pravidel v IDS. Pro vyhledávání techto retezcu je mozné vyuzít dríve navrzený prefiltr zalozený na hash funkcích, který dokáze zpracovat více jak 100 Gb/s sítového provozu.
Skládání strípku mozaiky aneb Co se událo a neudálo pri práci na mojí disertaci
Moje disertace je zamerena na akceleraci IDS/IPS systému, které jsou jednou z významných technologií pro zajistení bezpecnosti komunikacní infrastruktury. Z duvodu vysoké výpocetní nárocnosti je vsak velmi obtízné splnit jejich výkonnostní pozadavky a umoznit jejich nasazení ve vysokorychlostních sítích. Muj prístup akcelerace je zalozen na predzpracování (predfiltraci) cásti sítového provozu, který s vysokou pravdepodobností nepredstavuje bezpecnostní hrozbu, címz je umozneno efektivne soustredit dostupné výpocetní zdroje na analýzu pouze relevantní cásti sítového provozu a dosáhnout urychlení. V rámci svého vystoupení na tomto seminári UPSY shrnu aktuální stav prací a barvite popísu sled souvisejících událostí od poslední podobné prezentace. Na záver potom nastíním aktuální plán navazujících kroku, které by snad mohly vést k úspesnému dokoncení a odevzdání této práce.
Evoluce a optimalizace kryptografických booleovských funkcí pomocí genetického programování
Kryptografické booleovské funkce jsou jedním ze základních stavebních prvku moderních sifer. V závislosti na zpusobu jejich pouzití od nich vyzadujeme ruzné vlastnosti, které jsou obvykle ve vzájemném konfliktu, rozhodující o nárocnosti prolomení výsledné sifry (nelinearita, korelacní imunita,...) nebo o nárocnosti její implementace (Hammingova váha, násobková slozitost,...). Analytické metody návrhu techto funkcí jsou schopné generovat pouze nepatrnou podmnozinu vsech mozných funkcí s danými vlastnostmi, a pro nekteré kombinace vlastností vhodný analytický postup ani neexistuje. Nejúspesnejsími metodami resení tohoto problému se ukázal být návrh pomocí ruzných variant genetického programování (stromové, kartézské, lineární), které jsou schopné sestavit libovolnou booleovskou funkci za cenu vysoké výpocetní nárocnosti. Optimalizací techto metod muzeme výpocetní nárocnost návrhu snízit, a urychlit tak sestavování nových funkcí s danými vlastnosti.
Optimalizacia vyuzitia pamate FPGA ako kritickeho zdroja pri spracovani paketov
Jednou z kritickych casti vysokorychlostneho spracovania paketov v technologii FPGA je vyuzitie pamati. Pri pouziti internych blokovych pamati narazame pre velku cast aplikacii na nedostatok takychto pamati na cipe FPGA. Je preto potrebne pouzivat externe pamate, ktore sa na platforme s FPGA cipom mozu nachadzat. Pri spracovani paketov na vysokych rychlostiach (100 Gbps, 400 Gbps) je potrebne, s cielom udrzat plnu priepustnost, redukovat pocet pristupov do pamate. Okrem samotnej klasifikacie paketov, mozu pristup do pamate vyzadovat aj dalsie casti spracovania paketov, najma pocitadla paketov, pripadne bajtov, sluziace na monitorovacie ucely, realizaciu QoS, fakturaciu zakaznikov, a ine. Z pohladu pocitadiel paketov je pre celkovu priepustnost kriticka aj rychlost odozvy pamate, pripadne operacii nad nou. V prezentacii sa budem zaoberat prave optimalizaciou pristupov do pamate pre pocitadla paketov s cielom minimalizovat pocet pristupov do pamate a maximalizovat tak rychlost operacii na tymito pocitadlami, co nasledne vedie na maximalizaciu priepustnosti spracovania paketov.
Vyhodnocení OPP systému s radicem rekonfigurace
Pro zajistení spolehlivého behu zarízení v prostredí náchylném na poruchy je zajistení jeho odolnosti proti poruchám (OPP) nezbytné. Pracujeme se systémy na FPGA, kde vyuzíváme TMR s rekonfigurací zasazeného modulu, kterou rídí její radic. Pro vyhodnocení prínosu rekonfigurace z hlediska OPP je vyuzita platforma pro vyhodnocení metodik OPP (robot v bludisti). V prezentaci budu diskutovat zabezpecování systému pomocí rekonfigurace a následné vyhodnocení prínosu.
Portable Stimulus - Vertical Reuse Automation
Portable Test and Stimulus Standard (PSS) is a potential game-changing standard in the field of simulation-based verification. We present the first practical example of our theoretical ideas about the automation of models created in PSS. The example is showing how thanks to the analysis of control logic drivers at the block-level, models can be transformed from block-level to a system level. We believe that any automation in this field, especially in building comprehensive models or automating some of the processes would help to save valuable time of verification engineers. As a practical example of the Design Under Test (DUT), we selected the execution stage subsystem of the PULP platform processor which is an open-source representative of the RISC-V processor subsystem. Firstly, we manually created PSS models for all blocks of this subsystem and also the PSS model of the whole execution stage. Afterward, we traced control logic drivers of these blocks and analysed, which findings are lethal for automated generation of execution stage PSS model.
Rychlejsí metoda evoluce logických obvodu za pouzití sémantiky v CGP
V dnesní dobe jsou obvody znacne komplexní a jejich návrh je proto slozitý. Pouzitím evolucních algoritmu muze programátor úlohu návrhu obvodu automatizovat, ale potrebný výpocetní cas neumozní generovat prílis velké obvody. Z tohoto duvodu je uzitecné vytváret nové evolucní metody, které mají lepsí skálovatelnost. Jednou takovou metodou je sémanticky orientovaný mutacní operátor (SOMO) v kartézském genetickém programování (CGP), na který se tato prezentace zameruje. Tato metoda umoznuje napríklad evoluci nových násobicek 5×5b za dobu nekolika vterin. Tohoto zrychlení oproti standardnímu mutacnímu operátoru CGP je dosazeno prevodem evaluace kandidátních resení do podoby porovnání optimálního vstupu mutovaného uzlu s predcházejícími výstupy. V prezentaci bude fungování metody detailne vysvetleno.
Odhalování kybernetických útoku s vyuzitím technik strojového ucení
V poslednej dobe sa strojové ucenie uplatnuje v cím dalej väcsej miere. Jednou z oblastí pouzitia strojového ucenia je detekcia malwaru v sieti. Väcsina malwaru komunikuje so serverom za úcelom získania instrukcii, ktoré má výkonat, prípadne kvôli zberu odchytených dát. Pri tvorbe moderných malwarov sa pre stazenie identifikácie riadiaceho servera pouzívajú algoritmy pre generovanie domén (Domain generation algorithm - DGA). DGA algoritmy generujú velké mnozstvo domén, na ktorých môze byt server dostupný. Pokial je model vytvorený pomocou vhodne zvolených atribútov, je mozné detekovat malwar vyuzívajúci DGA algoritmy pre komunikáciu v sieti.
Evolucní optimalizace kombinacních obvodu
Ve své dizertaci se zabývám evolucní optimalizací komplexních kombinacních obvodu. Vyuzívám tzv. divide-and-conquer strategii, kdy z obvodu vyberu jeho libovolnou cást, tu zoptimalizuji pomocí CGP a navrátím ji zpet do puvodního obvodu. Práve výber podobvodu ale znacne ovlivnuje úcinnost optimalizace - kdyz se nepovede vybrat vhodný "kousek" obvodu, je moc malý/velký, nelze ho nijak vylepsit atp. V mojí prezentaci bych chtela srovnat výsledky mých predchozích optimalizacních experimentu zalozených na výberu podobvodu napr pomocí BFS algoritmu ci windowingu, a výsledky z experimentu s výberem zalozeným na vyhledávání rekonvergentních cest.
Stavový paketový filtr s pouzitím DDR4/HBM pro 100+Gb/s
Pametí typu DDR se v high-end sítových zarízení bezne nepouzívají, prestoze poskytují papírove dostatecný výkon za zlomek ceny. K problémum s DDR prispívá zejména vysoká latence, obnovování a bankování. Obecne read-modify-write operace s náhodnými adresami v aplikacích stavových filtru dokází zredukovat propustnost DDR pod 1% pri naivním prístupu. Ani dnesní procesory nedokází efektivne pracovat v aplikacích, kde témer kazdý prístup do pameti zpusobí výpadek z cache. To je zpusobeno zejména správou cache, poctem vláken, hloubkou load/store bufferu, chybejícími instrukcemi, spekulacím bez znalosti algoritmu atd. technologii FPGA lze s primerenými zdroji sestavit out-of-order architekturu stavového sítového filtru se spekulativním vyhodnocováním a tím výrazne zvýsit efektivitu prístupu do pametí na úroven dostatecnou pro 100+Gb/s síte. Ukázka takovéto architektury a metodika její evaluace bude náplní této prezentace.
Recent Advancements in Distributed Pseudospectral Method
The main advantage of the Distributed Pseudospectral method is the reduction of the communication in a distributed environment which is crucial to ensure high performance. We optimized this method further by enabling multiple spatial and temporal resolutions within the same simulation. Also, a new approach for further communication reduction was adopted, leading to many-fold reduction in the amount of communication while achieving comparable error. In this presentation, we will demonstrate core principles, present preliminary results, and discuss implication on the performance of such simulations.
Photoacoustic Tomography
In my presentation I will describe our approach to photoacoustic imaging and discuss the progress of the PAMMOTH project. I will show difference in CPU and GPU performance for the imaging and the difference between on-line (on-site) and off-line reconstruction. I will briefly return to reasoning why the use of progressive grid refinement could be beneficial and what needs yet to be done to confirm my hypothesis.
Identifikace mikroorganizmu na zaklade 16s rRNA
Vdaka pokrocilým technológiam sekvenácie DNA a metagenomickým metódam, ktoré sa vyvíjali behom posledných 30 rokov,
sme schopní v biologických vzorkách odhalit baktérie nekultivovatelné v laboratórnych podmienkach. Typickým postupom
pre urcovanie bakteriálnej kompozície vzoriek je amplifikácia a sekvenácia regiónov génu 16S rRNA nasledovaná klasifikáciou
v pocítaci. Aj napriek tomu, ze sekvenácia génu 16S rRNA je velmi rozsíreným prístupom, presná identifikácia baktérií
na základe sekvencií 16S rRNA zostáva otvoreným problémom.
Presnost klasifikácie baktérií pomocou génu 16S rRNA je ovplyvnená mnozstvom faktorov, medzi ktoré nepatrí iba výber klasifikacného
algoritmu ale aj výber sekvenacných primerov ci pocet kópií génu 16s rRNA jednotlivých organizmov. Vo svojej prezentácií tieto
faktory priblízim, ukázem akým spôsobom vplývajú na presnost klasifikácie a predstavím prístupy, ktorými sa snazím identifikáciu
baktérií zlepsit.
- Jakub Chlebík, Radim Lipka, Michal Pinos, Peter ufan
Informace o projektech, publikování, cinnostech na UPSY.
Aplikace koevolucních algoritmu pri klasifikaci obtízí spojených s Parkinsonovou chorobou
V tomto seminári predstavím výstupy z mého pobytu na University of York, který byl uskutecnen v rámci projektu Mezinárodní mobilita výzkumníku VUT v Brne. Na University of York jsem se zapojila do výzkumu pocítacem asistované diagnostiky obtízí spojených s Parkinsonovou chorobou, který vede prof. Stephen L. Smith v rámci výzkumné skupiny Intelligent Systems and Nano-science Group. V úloze klasifikace dyskinesie (tj. pohybové abnormality spojené s predávkováním léky, které pacienti uzívají) se podarilo overit prínos pouzití koevoluce prediktoru fitness pri automatizovaném návrhu pomocí kartézského genetického programování - zejména bylo dosazeno významné akcelerace návrhu klasifikátoru dyskinezie. Na seminári dále predstavím návrh klasifikátoru dyskinesie, který soubezne vyuzívá záznamy signálu z akcelerometru i gyroskopu (oproti predchozímu prístupu, který vyuzívá záznamy pouze z akcelerometru) a je navrhován pomocí prístupu kompozicní koevoluce. Cílem tohoto prístupu je najít klasifikátor, který má vyssí presnost klasifikace v podmínkách, ve kterých puvodní klasifikátor selhává - napríklad pri chuzi. Nakonec krátce predstavím dalsí úlohy z oblasti pocítacem asistované diagnostiky Parkinsonovy choroby a jiných neurologických obtízí, do kterých jsem se v rámci mého pobytu také zapojila.
Optimalizace hardwarové architektury pro vyhledávání vzoru zalozeného na hash funkcích
Vyhledávání retezcu specifikovaných regulárními výrazy je hojne vyuzívaná operace v mnohých oblastech síové bezpecnosti, nicméne je výpocetne velmi nárocná a je nutné ji akcelerovat. K akceleraci jsou s úspechem vyuzívána FPGA, do kterých jsou mapovány ruzné hardwarové architektury. S narustající rychlostí síových linek a zvetsující se sadou regulárních výrazu narustá i spotreba zdroju FPGA. Pro výrazné snízení nároku na zdroje je mozné vyuzít techniky z oblasti aproximate computing za cenu obcasné chybné detekce. Navrzená hardwarová architektura provádí s vyuzitím hash funkcí rychlé vyhledávání krátkých retezcu, které jsou specifické pro zvolenou sadu regulárních výrazu. Architektura byla navrzena a optimalizována pro 10Gb linky a pro vyssí rychlosti znacne narustá mnozství spotrebovaných zdroju FPGA. Pro vytipování problematických cástí byla provedena analýza architektury a za úcelem dosazení rychlosti v rádu stovek Gb byly navrzeny optimalizace, které výrazne snizují mnozství spotrebovaných zdroju.
Optimalizacia vyuzitia pamate FPGA ako kritickeho zdroja pri spracovani
Jednou z kritickych casti vysokorychlostneho spracovania paketov v technologii FPGA je vyuzitie pamati. Pri pouziti internych blokovych pamati narazame pre velku cast aplikacii na nedostatok takychto pamati na cipe FPGA. Je preto potrebne pouzivat externe pamate, ktore sa na platforme s FPGA cipom mozu nachadzat. Pri spracovani paketov na vysokych rychlostiach (100 Gbps, 400 Gbps) je potrebne, s cielom udrzat plnu priepustnost, redukovat pocet pristupov do pamate. Okrem samotnej klasifikacie paketov, mozu pristup do pamate vyzadovat aj dalsie casti spracovania paketov, najma pocitadla paketov, pripadne bajtov, sluziace na monitorovacie ucely, realizaciu QoS, fakturaciu zakaznikov, a ine. Z pohladu pocitadiel paketov je pre celkovu priepustnost kriticka aj rychlost odozvy pamate, pripadne operacii nad nou. V prezentacii sa budem zaoberat prave optimalizaciou pristupov do pamate pre pocitadla paketov s cielom minimalizovat pocet pristupov do pamate a maximalizovat tak rychlost operacii na tymito pocitadlami, co nasledne vedie na maximalizaciu priepustnosti spracovania paketov.
TBA
TBA
TBA
TBA
Celulární automaty: principy, benchmarky, aplikace
Celulární automaty (CA) predstavují alternativní výpocetní platformu vyuzívající masivního paralelismu a emergentních jevu. Jejich "programování", nebo lépe receno návrh CA pro resení dané úlohy, je znacne odlisné od tvorby softwaru pro univerzální procesor a obvykle nelze pouzít zavedené postupy. Casto se tedy pouzívají pro návrh CA evolucní algoritmy v kombinaci s ruznými podpurnými prostredky. Cílem prednásky bude formou prehledu ukázat základní koncept CA, úskalí jejich návrhu a pouzití ve výzkumu ruzných benchmarkových úloh i praktických aplikací. Budou zmíneny experimenty, provádené v nedávné dobe nejen na FIT, a zejména demonstrovány vybrané výsledky v podobe "zivých" ukázek s vyuzitím simulátoru CA.
Evolucní syntéza komplexních císlicových obvodu
Ve své prezentaci predstavím evolucní optimalizaci slozitých císlicových obvodu, kde se momentálne zabývám hlavne vhodným zpusobem výberu cástí techto obvodu a jejich následnou optimalizací pomocí CGP. Dále budou prezentovány první výsledky experimentu s adaptováním nastavení parametru optimalizace na základe vlastností obvodu a analýzy výsledku predchozích experimentu.
Automatický návrh systému odolných proti poruchám
Urcité systémy vyzadují vysokou spolehlivost, zakomponovat odolnost proti poruchám do rozsáhlých systému je ale nárocný úkol. Ve své práci se proto zabývám automatickým návrhem odolných systému. Cílem je vytvorit metodu, jez na vstupu obdrzí popis systému a na výstupu vyprodukuje systém, jehoz odolnost byla zvýsena úmerne poskytnutým prostredkum na cipu (dostupné plochy na cipu). Experimentální cást práce se zameruje predevsím na hradlová pole FPGA zalozená na pametech SRAM. Prezentace bude zamerena na dve komponenty zmínené metody, kterým jsem se v poslední dobe venoval: 1) strategie volby prostredku pro dosazení odolnosti a 2) urychlení odhadu odolnosti. Tento aktuální výzkum bude v prezentaci zasazen do kontextu celé dosavadní práce.
Using Control Logic Drivers for Automated Generation of System-level Portable Models
In this presentation, I will share with you what is the current focus of the Ph.D. thesis and what has been done this academic year. Portable Test and Stimulus Standard is a new Accellera standard for an abstract definition of the verification intent that can be used for stimuli generation for different types of verification environments and at different levels of design hierarchy. Currently focus is on vertical reuse of portable models which is basically about adapting portable models for block-level designs to portable models defined at the subsystem or system-level. This adaptation is usually based on manually defined (sub)system-level control restrictions and resources sharing restrictions. The goal is to define algorithms which do transformations of portable models so as the restrictions are automatically added or suggestions for the user are made. In our first experiments, we focus on building control restrictions based on the control logic drivers extracted from the subsystem-level design.
Limity Urcovania Taxonómie v Metagenomike na Báze 16s rRNA
Vdaka pokrocilým technológiam sekvenácie DNA a metagenomickým metódam, ktoré sa vyvíjali behom posledných 30 rokov, sme schopní v biologických vzorkách odhali baktérie nekultivovatezné v laboratórnych podmienkach. Typickým postupom pre urcovanie bakteriálnej kompozície vzoriek je amplifikácia a sekvenácia regiónov génu 16S rRNA nasledovaná klasifikáciou v pocítaci. Aj napriek tomu, ze sekvenácia génu 16S rRNA je vezmi rozsíreným prístupom, presná identifikácia baktérií na základe sekvencií 16S rRNA zostáva otvoreným problémom. Vo svojej prezentácii predstavím limity klasifikácie pomocou sekvencií variánt génu 16S rRNA a zameriam sa na potenciál vyuzitia jeho intragenomickej variability pre spresnenie klasifikácie.
Large-scale Photoacoustic Tomography: A Trade-off Between Image Quality and Computational Cost
To obtain images of high resolution and quality, the employed acoustic simulation method needs to support a wide frequency spectrum and accurate models of both the sensors and the heterogeneous acoustic properties of the tissue. However, in particular simulating a broad frequency spectrum requires considerable computational resources and time and iterative image reconstruction methods run multiple of such simulations sequentially. To reconstruct an image of a human breast at a resolution of 0.2mm, the computations may take from a couple of days to several weeks to finish even on large CPU clusters. We compare the performance and computational cost of an iterative image reconstruction method using different computational grids supporting frequencies up to 0.31, 0.61 and 1.13 MHz corresponding to grid spacings of 0.8, 0.4 and 0.2 mm, respectively. We discuss current issues and plan and possible utilization of reconstruction using the lower resolutions for the medical screening.
Fourier resampling: the key component of multiresolution simulation
In a distributed simulation, there is a need for resampling of some quantities to enable subdomains with different spatial resolutions. The fact that the Pseudospectral method often uses very coarse resolution complicates the process of resampling. One of the possibilities to tackle this problem is to evaluate Fourier interpolant at desired points. In my presentation, I will explain, in some detail, basic concepts of Fourier resampling as well as possible optimizations from a performance point of view. In addition, I will show some preliminary results regarding hybrid multiresolution simulations.
k-Wave: Fourier pseudo-spectral methods on multi-GPU machine
The presentation will explore behavior of Fourier pseudo-spectral methods on multi-GPU machines. System architectures of multi-GPU nodes in modern clusters such as Sierra and Summit will be briefly explored first. The properties and their impact on our implementation of k-Wave will be quantified. Finally, future development of k-Wave for those architectures will be outlined.
Odhalování kybernetických útoku s vyuzitím technik strojového ucení
V poslednej dobe sa strojové ucenie uplatnuje v cím dalej väcsej miere. Jednou z oblastí pouzitia strojového ucenia je detekcia malwaru v sieti. Väcsina malwaru komunikuje so serverom za úcelom získania instrukcii, ktoré má výkona, prípadne kvôli zberu odchytených dát. Pri tvorbe moderných malwarov sa pre sazenie identifikácie riadiaceho servera pouzívajú algoritmy pre generovanie domén (Domain generation algorithm - DGA). DGA algoritmy generujú vezké mnozstvo domén, na ktorých môze by server dostupný. Pokiaz je model vytvorený pomocou vhodne zvolených atribútov, je mozné detekova malwar vyuzívajúci DGA algoritmy pre komunikáciu v sieti.
Unroller: Discovering and Unrolling Routing Loops
Routing loops can seriously harm networks operation. Existing detection mechanisms, including mirroring packets, storing state on switches, or encoding the path onto packets, impose significant overheads on either the switches or the network. We present Unroller, a configurable solution that enables real-time identification of routing loops in the data plane with minimal overheads. This is achieved by embedding in the packet only a subset of the path taken. Although this can introduce errors, we show that Unroller can identify routing loops much more effectively than current state-of-the-art solutions on realistic topologies. Specifically, for any target false positive rate in the range 0.0001%-10%, Unroller requires at least 94% less network overhead (that is, bits added to packets) than existing methods.
Rychlejsí metoda evoluce logických obvodu za pouzití sémantiky v CGP
V dnesní dobe jsou obvody znacne komplexní a jejich návrh je proto slozitý. Pouzitím evolucních algoritmu muze programátor úlohu návrhu obvodu automatizovat, ale potrebný výpocetní cas neumozní generovat prílis velké obvody. Z tohoto duvodu je uzitecné vytváret nové evolucní metody, které mají lepsí skálovatelnost. Jednou takovou metodou je dávková mutace v sémantickém kartézském genetickém programování (SCGP), na kterou se tato prezentace zameruje. Tato metoda umoznuje napríklad evoluci nových násobicek 5×5b za dobu nekolika vterin. Tohoto zrychlení oproti standardnímu CGP je dosazeno prevodem evaluace kandidátních resení do podoby porovnání vektoru. V prezentaci bude fungování metody detailne vysvetleno.
k-Dispatch a adaptivní plánování spoustení úloh
Spoustení vedeckých retezcu úloh na superpocítacích je uzivatelsky velice nárocná operace. Vyzaduje znalost výpocetního stroje, pouzitých kódu a jejich skálování. K efektivnímu spustení úloh, kde je cílem napríklad snízení ceny výpoctu nebo naopak minimalizace výpocetního casu, je nutné monitorovat aktuální vytízení stroje a patricne prizpusobit spoustecí parametry jednotlivých úloh dané situaci. k-Dispatch komunikuje s uzivatelskými aplikacemi, umí spustit definované retezce úloh, monitorovat je a v prípade chyby restartovat dané úlohy. Platforma cílí na bezné uzivatele bez programátorkých znalostí, kterým poskytuje HPC prostredky jako sluzbu a snazí se optimalizovat spustení jednotlivých úloh. Ve své prezentaci budu prezentovat prototyp platformy k-Dispatch a adaptivní plánování úloh.
Jump extraction and removal in a 2-dimensional pseudospectral scheme
Previously, we looked into a design of a correction scheme for wave propagation problems in a heterogeneous media, dealing with the emerging discontinuous solutions. The scheme has been since successfully implemented in a single spatial dimension. For us to cover more realistic simulations, we need to extend the method for multi-dimensional problems. In this presentation I will summarise my efforts towards modelling 2-dimensional problems, discussing the encountered issues and possible approaches of dealing with them.
Novinky v oblasti priblizného pocítání a akcelerace neuronových sítí
V tomto seminári predstavím výsledky z rocního pobytu na TU Wien, který byl uskutecnen v rámci mobility VUT. Zapojil jsem se do výzkumu týmu prof. Shafique (ECS FI) zejména v oblasti priblizného pocítání. V první cásti se zamerím na resení problému prirazení priblizných komponent do operací HW aplikace, napr. grafického filtru. S vyuzitím technik strojového ucení se podarilo zlepsit vlastnosti proti konvencním prístupum. Clánek pojednávající o této problematice byl publikován na konferenci DAC'19 (Core: A). V druhé cásti predstavím koncept priblizných neuronových sítí. V této oblasti jsme jiz meli v minulosti dve publikace, ovsem pri spolupráci ve Vídni jsme práci významne rozsírili o hledání kvalitních konfigurací akcelerátoru NN a tím dosáhli zajímavých výsledku. Ty jsme publikovali na konferenci ICCAD'19 (Core: A). V poslední cásti krátce predstavím výzkum v oblasti Capsule Neural Networks a zhodnotím práci v zahranicním týmu.
Metody strojového ucení v analýze sifr. siového provozu a moznosti jejich
S narustající potrebou sifrovat síový provoz se komplikuje moznost tento provoz analyzovat a monitorovat pro statistické ci bezpecnostní úcely. Není totiz mozné provoz analyzovat prímým zpracováním aplikacní vrstvy. Je vsak stále mozné vyuzít statistické informace o chování provozu v prubehu jeho toku, jako jsou napr. mezipaketové mezery nebo délky paketu. S pomocí metod strojového ucení lze pak sestavit klasifikátor, jenz je schopen rozpoznat typ provozu s vyzitím techto statistických informací. Tyto prístupy jsou v soucasné dobe zamereny predevsím na zpracování dríve zachycených dat. Pro analýzu v reálném case na vysokorychlostních linkách se ukazuje potreba HW akcelerace jednak pro získání potrebných stat. informací, a jednak pro samotnou klasifikaci. V prezentaci bude ukázána moznost akcelerace vybraných stat. parametru síového provozu a dále budou rozebrány moznosti vyuzití metod strojového ucení, konkrétne neuronových sítí a rozhodovacích stromu, s ohledem na presnost klasifikace, casové nároky na ucení a zpracování, a slozitost akcelerace.
Minimalizace násobkové slozitosti kryptograficky zajímavých booleovských funkcí
Násobková slozitost (multiplicative complexity), tedy minimální pocet operací AND nutný pro implementaci nejaké funkce, indikuje její náchylnost k prolomení pomocí algebraických útoku. Soucasne s tím, implementace nelineární operace AND v relevantních aplikacích obvykle predstavuje výrazne vetsí zátez nez implementace lineárních operací jakými jsou NOT a XOR. Pri návrhu kryptograficky zajímavých booleovských funkcí, jakými mohou být ohnuté, odolné nebo maskovací funkce, má proto význam snazit se pocet operací AND omezit az na toto teoretické minimum, a to i za cenu výrazného zvýsení poctu jiných operací. Problematika násobkové slozitosti je v soucasnosti prozkoumána pouze pro funkce s velmi malým poctem vstupu, a minimalizace funkcí dostatecne velkých pro pouzití kryptografii proto predstavuje vhodnou prílezitost k aplikaci evolucních postupu.
Optimalizacia vyuzitia pamate FPGA ako kritickeho zdroja pri spracovani paketov
Jednou z kritickych casti vysokorychlostneho spracovania paketov v technologii FPGA je vyuzitie pamati. Pri pouziti internych blokovych pamati narazame pre velku cast aplikacii na nedostatok takychto pamati na cipe FPGA. Je preto potrebne pouzivat externe pamate, ktore sa na platforme s FPGA cipom mozu nachadzat. Pri spracovani paketov na vysokych rychlostiach (100 Gbps, 400 Gbps) je potrebne, s cielom udrzat plnu priepustnost, redukovat pocet pristupov do pamate. Okrem samotnej klasifikacie paketov, mozu pristup do pamate vyzadovat aj dalsie casti spracovania paketov, najma pocitadla paketov, pripadne bajtov, sluziace na monitorovacie ucely, realizaciu QoS, fakturaciu zakaznikov, a ine. Z pohladu pocitadiel paketov je pre celkovu priepustnost kriticka aj rychlost odozvy pamate, pripadne operacii nad nou. V prezentacii sa budem zaoberat prave optimalizaciou pristupov do pamate pre pocitadla paketov s cielom minimalizovat pocet pristupov do pamate a maximalizovat tak rychlost operacii na tymito pocitadlami, co nasledne vedie na maximalizaciu priepustnosti spracovania paketov.
Systémy odolné proti poruchám - metodika návrhu radice rekonfigurace
Odolnost proti poruchám je nezbytná u kritických systému a také tech, které nejsou dostupné údrzbe jako napr. vesmírné aplikace. Soustredím se na tyto systémy na FPGA. Ty jsou náchylné na SEU - poruchy konfiguracní pameti. Ovsem je mozné se z nich zotavit za pomoci rekonfigurace, která je rízena jejím radicem. V rámci DP budu vyhodnocovat jednotlivé prístupy k návrhu takového radice. Jednou z dulezitých vlastností je odolnost samotného radice.
Rychlé hledání vzoru v síovém provozu s vyuzitím technik aproximate computing
Vyhledávání retezcu specifikovaných regulárními výrazy je hojne vyuzívaná operace v mnohých oblastech síové bezpecnosti, nicméne je výpocetne velmi nárocná a je nutné ji akcelerovat. K akceleraci jsou s úspechem vyuzívána FPGA, do kterých jsou mapovány ruzné hardwarové architektury. S narustající rychlostí síových linek a zvetsující se sadou regulárních výrazu narustá i spotreba zdroju FPGA. Pro výrazné snízení nároku na zdroje je mozné vyuzít techniky z oblasti aproximate computing za cenu obcasné chybné detekce. Navrzená hardwarová architektura provádí s vyuzitím hash funkcí rychlé vyhledávání krátkých retezcu, které jsou specifické pro zvolenou sadu regulárních výrazu. Protoze je vstupní provoz výrazne redukován, navazující presné vyhledávání muze být provádeno na výrazne nizsí rychlosti pomocí CPU nebo s vyuzitím pomalého automatu, který spotrebovává pouze malé mnozství hardwarových zdroju.
Evolucní syntéza komplexních císlicových obvodu
Ukazuje se, ze metody syntézy císlicových obvodu vyuzívající evolucních algoritmu, zejména kartézského genetického programování pracujícího prímo nad reprezentací na úrovni hradel, jsou schopny produkovat implementace, které jsou v rade prípadu mnohem efektivnejsí nez implementace získané pomocí soucasných syntézních technik. Evolucní syntéza vsak byla doposud aplikována pouze na relativne malé benchmarkové obvody - jedním z duvodu je problém skálovatelnosti evaluace, který znemoznuje pracovat prímo s instancemi sestávajícími z milionu hradel. Cílem mé práce je navázat na predchozí výzkum a zabývat se moznostmi evolucní optimalizace slozitých císlicových obvodu, které jsou typicky popsány hierarchicky pomocí HDL jazyku.
Overování korektní funkce HW komponent generovaných ze specifikace v jazyce P4
Relativne nový programovací jazyk P4 pridává potrebnou flexibilitu síovým zarízením. Pro nasazení P4 jazyka je nutné aby prekladacem generované hardwarové komponenty neobsahovaly chyby. Pro úcely funkcní verifikace generovaných HW kompnent byl vytvoren generátor paketu od kterého si slibuji stejné pokrytí výsledného kódu pomocí mensího poctu paketu.
Metódy Urcovania Taxonómie v Metagenomike na Báze 16s rRNA
Vdaka pokrocilým technológiam sekvenácie DNA a metagenomickým metódam, ktoré sa vyvíjali behom posledných 30 rokov, sme schopní v biologických vzorkách odhali baktérie nekultivovatezné v laboratórnych podmienkach. Súcasní autori uvádzajú, ze tieto baktérie predstavujú viac ako 99% existujúcich bakteriálnych druhov. Moznos ich detekcie sa preto povazuje za vezmi významný pokrok v mikrobiológii. Objem a charakter dát produkovaných pri pouzití metagenomických metód ale kladie znacné nároky na výpoctové prostriedky a vyzaduje pouzitie specializovaných algoritmov. Hlavným ciezom môjho výskumu je návrh, implementácia a vyhodnotenie nového algoritmu na identifikáciu baktérií pomocou metagenomických dát typu 16s rRNA. V prezentácii sa zamerám na najväcsie nedostatky súcasných metód, predstavím spôsoby vyhodnotenia, ktoré sú specificky zamerané na klasifikáciu baktérií a priblízim, ako sa snazím nedostatky súcasných metód odstráni.
Tvorba 3D obrazu z fotoakustických dat
Predstavím princip fotoakustického snímkováni a dvou odlisných metod tvorby výsledného diagnostického obrazu. V rámci projektu PAMMOTH se podílíme na tvorbe scanneru schopného zobrazit "v reálném case" fotoakustický obraz. Krátce projdu co je jiz hotovo a co je potreba implementovat nez bude moci pristroj podstoupit testování. (Dle plánu by melo zacít v listopadu.) Na záver predstavím plán modifikací pouzitých metod, od kterých si slibuji kratsí dobu rekonstrukce obrazu, respektive vyssí kvalitu obrazu za stejný výpocetní cas.
Distributed Multiresolution Pseudospectral Method
The use of parallel distributed algorithms is critical for taking the full advantage of modern cluster-like supercomputer architectures for large-scale simulations. As media parameters may vary significantly in the simulation domain, it is also important to support different levels of resolution, tailored for each subdomain, which enable optimal performance and resources sparing. In this short talk, I will cover a motivation behind this approach, basic principles as well as some preliminary results.
|
Datum |
Prednásející |
|
3. kvetna |
Isa, R., Kocnová, J., Husa, J., Wiglasz, M., Kesner, F., Grochol, D., Fukac, T. |
|
10. kvetna |
Kekely, M. Kucera, J., Vrána, R., Wrona, J., Matousek, D., Hyrs, M. |
|
17. kvetna |
Kuklis, F., Bordovský, G., Kadlubiak, K., Jaros, M., Budiský, J., Vaverka, F., Nikl, V. |
|
24. kvetna |
Smatana, S., Sumbalová, L., Nevoral, J., Crha, A., imek, V., Tesar, R., Viktorin, J. |
|
31. kvetna |
Bardonek, P., Pánek, R., Lojda, J., Krcma, M., Cekan, O., Podivínský, J., Szurman, K. |
Generování verifikacních stimulu
Ve své prezentaci shrnu dosazené výsledky v oblasti generování stimulu pro ruzné systémy a nastíním plán prací vedoucí k dokoncení disertacní práce.
Vyuzití verifikace pro overování odolnosti proti poruchám v systémech zalozených na FPGA
V rámci prezentace budou predstaveny výsledky dosazené v prubehu resení disertacní práce na téma overování odolnosti proti poruchám v systémech zalozených na FPGA. V prezentaci bude predstavena také celková struktura samotné disertacní práce.
PAIG Prepisování: logická syntéza polymorfních obvodu
Polymorfní obvody jsou speciální císlicové schopné realizovat dve a více logických funkcí v závislosti na stavu okolního prostredí. Problémem takových obvodu je vsak jejich návrh. V prezentaci vám predstavím reprezentaci dvoufunkcních polymorfních obvodu ve strukture zvané AIG a následne aplikaci prepisovací techniky, která slouzí k optimalizaci výsledného obvodu.
TBA
TBA
Vyuzití evolucních algoritmu pro návrh a optimalizaci síových aplikací
Ve své prezentaci predstavím hlavne vycerpávající a usilovnou práci vedoucí k dokoncení disertacní práce. Dále se zmíním o nové pripravované publikaci a dalsích aktivitach.
Ambipolární tranzistory pro multifunkcní obvodové prvky
Ambipolární chování pozorovatelné u moderních materiálu na bázi nano struktur ci organických polymeru bylo zprvu povazováno za pouhou zvlástnost bez mozností praktického uplatnení. Ukazuje se vsak, ze lze této vlastnosti s úspechem vyuzít pro realizaci tzv. multifunkcních spínacích prvku i slozitejsích obvodových komponent. V rámci prezentace budou predstaveny moznosti realizace takovýchto spínacích prvku, jejich vlastnosti a moznosti dalsího rozvoje tohoto konceptu.
Pokrocilý paralelní kopulový algoritmus EDA
Zabývám se paralelními algoritmy EDA zalozenými na teorii kopulí a za vyuzití migrace modelu. Podstatou migrace modelu je rozdelení celkové populace na nekolik subpopulací, mezi kterými dochází k obcasné interakci (posílání pravdepodobnostního modelu). Tato modifikace zlepsuje konvergenci výpoctu ve srovnání se sekvencní verzí algoritmu. Kopule je prostredek statistického zpracování dat, umoznující u vícerozmerného rozdelení pravdepodobnosti oddelit výpocet marginálních rozdelení pravdepodobnosti od urcení struktury vzájemných závislostí. V prezentaci strucne predstavím obe tyto myslenky a výhody jejich spojení a ukázu své dosazené výsledky. V záveru se zmíním o strastech psaní dizertacní práce.
Comparison of Different Approaches to GPU Programming Demonstrated on Particle Filter Implementation + Dizertation - Portable Stimulus update
Ever increasing the computational power of Graphical Processing Units demands to continuously improve the ways to exploit such a power. Not everybody wants to study aspects of parallel programming but still, want to be able to use the horsepower in the form of GPU he has at his disposal. The main focus of the article is to determine if one of the high-level approaches to programming GPU can keep up with the traditional programming languages designed specifically for the usage of GPU. For that purpose was selected an algorithm of particle filter applied on target tracking problem. This algorithm has much-needed parameters, that puts the traditional languages to a difficult position as there is a little space where could be used a full power of these languages with their various tools. Simulation provides data for particle filter and is used to get first results on comparison of approaches to GPU programming. The results show that high-level approach is better than the unoptimized version of a simulation created with traditional programming language but after optimizations, it gets behind. Particle filter implementation brought different results as the high-level approach delivered better acceleration than the traditional language even after it was optimized. Overall results show that under certain circumstances high-level approach can deliver better results.
Rýchla rekonstrukcia fotoakustických obrazov
Schopnos rekonstrukcie fotoakustických obrazov je dôlezitá poziadavka pre stúdium mäkkých tkanív, alebo cievnych a lymfatických systémov vo vysokom rozlísení, ale v malom priestore. Dnesné riesenie nie je dostatocne rýchle v porovnaní s rýchlosou skenovania. Chceli by sme preto predstavi rýchlejsie riesenie, ktoré by mohlo by pouzité v platforme LabVIEW ako dynamická kniznica pre reálne zobrazovanie mäkkých tkanív. Predstavené riesenie je viac ako 6-krát rýchlejsie, ako referencné riesenie implementované v prostredí Matlab. Toto riesenie môze by lepsou alternatívou pre vedcov, ktorí skúmajú mäkké tkanivá fotoakustickým zobrazovaním.
OpenFlow paketové klasifikátory s ruznými kombinacemi typu pameti
S príchodem OpenFlow a SDN v paketové klasifikaci nekolikanásobne vzrostl pocet dimenzí a pribyla nutnost rychlé aktualizace klasifikátoru. Soucasné alg. podporující rychlou aktualizaci nejsou pameove efektivní. Implementovaný algoritmus zalozený na lesu vrstvených B-stromu a extrakcí hashovatelných segmentu rádove zmensuje velikost pouzité pameti na cipu FPGA za pouzití externí pameti HBM se zachováním rychlé aktualizace i klasifikace pro sady pravidel reálné struktury (ClassBench-ng generované). V rámci tohoto vývoje vznikl i algoritmus pro AVX2 pracující na podobném principu, který se integruje do Open vSwitch a knihovna grafové databáze pro práci s obvody.
Prezentaci tezí DP: Evolucní syntéza komplexních císlicových obvodu
Ukazuje se, ze metody syntézy císlicových obvodu vyuzívající evolucních algoritmu, zejména kartézského genetického programování pracujícího prímo nad reprezentací na úrovni hradel, jsou schopny produkovat implementace, které jsou v rade prípadu mnohem efektivnejsí nez implementace získané pomocí soucasných syntézních technik. Evolucní syntéza vsak byla doposud aplikována pouze na relativne malé benchmarkové obvody - jedním z duvodu je problém skálovatelnosti evaluace, který znemoznuje pracovat prímo s instancemi sestávajícími z milionu hradel. Cílem mé práce je navázat na predchozí výzkum a zabývat se moznostmi evolucní optimalizace slozitých císlicových obvodu, které jsou typicky popsány hierarchicky pomocí HDL jazyku.
Prezentace tezí DP: Hardwarová akcelerace analýzy aplikacních protokolu
Vyhledávání retezcu specifikovaných regulárními výrazy je výpocetne nárocná operace pouzívaná v mnohých oblastech síové bezpecnosti. S narustající rychlostí síových linek a zvetsující se sadou regulárních výrazu je nutné hardwarové architektury upravit. Technika multi-striding je siroce pouzívaná technika pro zvýsení rychlosti zpracování, nicméne vyzaduje velké mnozství zdroju FPGA. Proto se tato práce zameruje na vytvorení nové hardwarové architektury pro pre-filtraci síového provozu. Navrhovaný pre-filter provádí s vyuzitím hash funkcí rychlé vyhledávání krátkých retezcu, které jsou specifické pro zvolenou sadu regulárních výrazu. Protoze pre-filter výrazne redukuje vstupní provoz, navazující presné vyhledávání muze být provádeno na výrazne nizsí rychlosti pomocí CPU nebo s vyuzitím pomalého automatu, který spotrebovává malé mnozství hardwarových zdroju.
Prezentaci tezí DP: Distribuované fotoakustické snímkování
Fotoakustické snímkování má potenciál nahradit mamograf a snízit pocet negativních biopsií v oboru vcasné detekce a diagnostiky nádoru prsu. Pro vytvorení obrazu s jemným rozlisením pod 0,5 mm je potreba zpracovat znacné mnozství fotoakustických dat (desítky az stovky GB). Potlacení artefaktu ve výsledném obraze si zádá iterativní procházení vstupních dat. Poskytnutí výsledku v rozumném case (2-3 dní) si vyzaduje výpocetní zdroje na úrovni superpocítacu. Vzhledem k cene takových prostredku je potreba zkontrolovat dopredu tyto data, v tomto prípade pomoci obrazu vytvoreného na stroji se znacne nizsí výpocetní silou. Potrebné operace je nutné efektivne rozdelit mezi dostupné prostredky a redukovat mnozství vstupních dat, aby bylo mozné poskytnout výsledek do 10 minut od zahájení snímkování. Je nutné, aby bylo mozné z výsledného obrazu odhalit chyby procesu merení i pres provedené modifikace.
Prezentace tezí DP: Hardwarová akcelerace pro IDS systémy
Systémy IDS pro detekci nezádoucího síového provozu patrí mezi jednu z významných technologií pro zajistení bezpecnosti komunikacní infrastruktury. Z duvodu vysoké výpocetní nárocnosti je vsak velmi obtízné splnit jejich výkonnostní pozadavky a umoznit jejich nasazení ve vysokorychlostních sítích. Soucasné prístupy k akceleraci IDS jsou zalozeny na presunu procesu vyhledávání regulárních výrazu do hardwarového akcelerátoru a prevodu na architekturu v technologii FPGA. Takový prístup je vsak nevhodný, nebo casto vyzaduje rekompilaci firmware FPGA pri kazdé zmene sady regulárních výrazu a dále nepodporuje pokrocilé techniky detekce, jakými je TCP stream reassembling nebo dalsí heuristické metody IDS, které nejsou prímo zalozeny na hledání regulárních výrazu. Predmetem mojí disertacní práce je hledání alternativního resení problému, které je zalozeného na charakteristických vlastnostech síového provozu. Na rozdíl od predchozích prístupu tento koncept neuvazuje presun IDS do hardwarového akcelerátoru, ale vyuzívá hardwarove akcelerovaného predzpracování (predfiltrace) cásti síového provozu, který s vysokou pravdepodobností nepredstavuje bezpecnostní hrozbu, címz je umozneno efektivne soustredit dostupné výpocetní zdroje na analýzu pouze relevantní cásti síového provozu a dosáhnout urychlení.
Prezentaci tezí DP: Simulácia sírenia ultrazvuku v kostiach
Ultrazvuk nachádza siroké uplatnenie v mnohých vedných disciplínach. Predeovsetkým vsak v medicíne, kde patrí medzi standardné zobrazovacie metódy. Nedávny posun v oblasti biomedického ultrazvuku prinása nové moznosti vyuzitia, ako napríklad neinvazívna ultrazvuková operacná metóda zvaná HIFU alebo cielená aplikácia lieciv v mozgu. Obe tieto metódy sa spoliehajú na presnú simuláciu sírenia mechanického vlnenia v komplexných materiáloch. Vzhzadom na zlozitos výpoctov a vezkosti simulacných domén je nutné vykonáva tieto simulácie na HPC infrastruktúrach, aby bolo mozné obdrza výsledok v prijateznom case. To vsak prinása so sebou mnohé problémy, ktoré je nutné prekona. Prezentácia bude zameraná na detailnejsí opis spomínaných problémov ako aj návrh spôsobov riesenia a krátke zhrnutie uz implementovaných castí.
Prezentace tezí DP: Analýza síového provozu
S narustajícím podílem sifrovaného provozu je dulezité mít k dispozici nástroje k analýze a klasifikaci sifrovaných dat. ifrovaná data jsou obvykle analyzována statisticky, jelikoz nelze aplikovat metody Deep Packet Inspection nebo vyhledávání vzoru. Statistické informace lze analyzovat metodami strojového ucení a tyto metody pouzít ke klasifikaci síového provozu. Tyto prístupy jsou vsak navrzeny predevsím k off-line analýze, tedy k práci na dríve zachycených datech. Pro analýzu v reálném case je nutné urychlit sber statistických informací, abychom mohli zpracovat provoz v sítích s vysokou propustností linky. Urychlením extrakce statistických informací dosáhneme moznosti zpracovat tyto informace v reálném case a budeme tak schopni je predat klasifikátoru bez nutnosti dlouhodobého ulození. Akcelerované resení navíc otevre moznosti integrace do SoC technologie.
Prezentaci tezí DP: Metódy Urcovania Taxonómie v Metagenomike na Báze 16s rRNA
Vdaka pokrocilým technológiam sekvenácie DNA a metagenomickým metódam, ktoré sa vyvíjali behom posledných 30 rokov, sme schopní v biologických vzorkách odhali baktérie nekultivovatezné v laboratórnych podmienkach.Súcasní autori uvádzajú, ze tieto baktérie predstavujú viac ako 99% existujúcich bakteriálnych druhov. Moznos ich detekcie sa preto povazuje za vezmi významný pokrok v mikrobiológii. Objem a charakter dát produkovaných pri pouzití metagenomických metód ale kladie znacné nároky na výpoctové prostriedky a vyzaduje pouzitie specializovaných algoritmov. Hlavným ciezom môjho výskumu je návrh, implementácia a vyhodnotenie nového algoritmu na identifikáciu baktérií pomocou metagenomických dát typu 16s rRNA. Moja doterajsia práca sa sústredila hlavne na resers súcasných metód, analýzu ich vlastností a návrh novej metódy. Navrhnutá metóda bola z casti implementovaná a vyhodnotená. Výsledky jej vyhodnotenia mi pomohli ukáza moznosti zlepsenia navrhovaného riesenia a urci budúce pokracovanie projektu.
Prezentaci tezí DP: Overování korektní funkce HW komponent generovaných ze specifikace v jazyce P4
Relativne nový programovací jazyk P4 pridává potrebnou flexibilitu síovým zarízením. Síová zarízení jiz nebudou jen pro standardní síové protokoly a kazdý nový protokol nebude muset cekat dlouhou dobu na svoji standardizaci, ale programátor jednoduse protokol pridá do jiz existujícího P4 programu.
Jednotlivé zarízení vyrábejí ruzní výrobci a volí ruzné prístupy pro vytvárení jejich architektury, to zpusobí nemoznost vytvorení jednoho univerzálního P4 prekladace. Pro masivní nasazení P4 jazyka je nutné aby hardwarové komponenty a jednotlivé prekladace neobsahovaly chyby. Proto se tato práce zameruje na overení korektnosti prekladu P4 programu do daného P4 zarízení.
Prezentace mozností platformy i.MX
V rámci prezentace budou predstaveny platformy zalozené na rodine procesoru i.MX od spolecnosti NXP Semiconductors Czech Republic. Pozornost bude venována zejména hardwarovým vlastnostem, z to plynoucím benefitum a moznostem pouzití procesoru z rodin i.MX6 a i.MX8. Rovnez bude diskutována softwarová podpora OS Linux, Android a FreeRTOS k vývojovým kitum i.MX. V záverecné cásti prezentaci si predstavíme moznosti vývoje uzivatelských aplikací k podporovaným operacním systémum.
Schuze UPSY
Informace o projektech, publikování, cinnostech na UPSY.
Vyhodnocení optimalizovaných hardwarových architektur pro vyhledávání retezcu popsaných regulárními výrazy
Na seminári budu prezentovat výsledky publikované na konferenci ANCS (Architectures for Networking and Communications Systems). Jedná se o experimentální a analytické vyhodnocení optimalizovaných hardwarových architektur pro vyhledávání retezcu popsaných regulárními výrazy. Navrzené architektury se zamerují na soucasné dosazení vysoké propustnosti a redukci velikosti prechodové tabulky. Budou zmíneny moznosti pouzití dalsích technik pro eliminaci nezádoucích vlastností pouzitých architektur.
Automatický návrh systému odolných proti poruchám: Dílcí komponenty
Vyssí úroven integrace umoznuje implementovat stále slozitejsí systémy, ale zároven zvysuje riziko vzniku poruchy. Riziko je mozno minimalizovat pouzitím technik odolnosti proti poruchám a maskováním poruch. Vyssí slozitost ale komplikuje vývoj takových systému, který se do znacné míry opírá o zkusenosti návrháre. Cílem naseho výzkumu je navrhnout metodu automatické konverze systému neodolných na systémy odolné proti poruchám, která by umela pracovat nad témer libovolným formátem popisu. Prezentace bude venována dvema podstatným komponentám výzkumu automatizace návrhu systému odolných proti poruchám: 1) vkládání redundance a 2) akceleraci vyhodnocení výsledku. Stezejní cástí bude prezentace výsledku získaných behem posledního roku výzkumu.
Evolucní algoritmy pro priblizné pocítání
Ve své prezentaci se budu zabývat vyuzitím kooperativní koevoluce v návrhu aproximací. Resený systém lze rozdelit na více cástí a jednotlivé moduly evolvovat soubezne pomocí koevoluce, címz lze dosáhnout lepsích výsledku, nez pokud jsou jednotlivé moduly evolvovány oddelene. Konkrétne se zamerím na vyuzití v algoritmu výpoctu histogramu orientovaných gradientu a v klasifikaci císlic.
Vyhodnocení optimalizovaných hardwarových architektur pro vyhledávání retezcu popsaných regulárními výrazy
Na seminári budu prezentovat výsledky publikované na konferenci ANCS (Architectures for Networking and Communications Systems). Jedná se o experimentální a analytické vyhodnocení optimalizovaných hardwarových architektur pro vyhledávání retezcu popsaných regulárními výrazy. Navrzené architektury se zamerují na soucasné dosazení vysoké propustnosti a redukci velikosti prechodové tabulky. Budou zmíneny moznosti pouzití dalsích technik pro eliminaci nezádoucích vlastností pouzitých architektur.
Automatický návrh systému odolných proti poruchám: Dílcí komponenty
Vyssí úroven integrace umoznuje implementovat stále slozitejsí systémy, ale zároven zvysuje riziko vzniku poruchy. Riziko je mozno minimalizovat pouzitím technik odolnosti proti poruchám a maskováním poruch. Vyssí slozitost ale komplikuje vývoj takových systému, který se do znacné míry opírá o zkusenosti návrháre. Cílem naseho výzkumu je navrhnout metodu automatické konverze systému neodolných na systémy odolné proti poruchám, která by umela pracovat nad témer libovolným formátem popisu. Prezentace bude venována dvema podstatným komponentám výzkumu automatizace návrhu systému odolných proti poruchám: 1) vkládání redundance a 2) akceleraci vyhodnocení výsledku. Stezejní cástí bude prezentace výsledku získaných behem posledního roku výzkumu.
Evolucní algoritmy pro priblizné pocítání
Ve své prezentaci se budu zabývat vyuzitím kooperativní koevoluce v návrhu aproximací. Resený systém lze rozdelit na více cástí a jednotlivé moduly evolvovat soubezne pomocí koevoluce, címz lze dosáhnout lepsích výsledku, nez pokud jsou jednotlivé moduly evolvovány oddelene. Konkrétne se zamerím na vyuzití v algoritmu výpoctu histogramu orientovaných gradientu a v klasifikaci císlic
Recovery of Discontinuous Solutions in Propagation Problems
When designing a correction scheme, it is important to be able to reconstruct the discontinuous solution so that the discontinuity can be handled properly. This can be tricky, especially if only a discretized field is available. In this presentation, we will look at two options in the context of wave propagation problems in a heterogeneous media, as considered in my dissertation thesis.
Analýza síového provozu, útoku a korelace IP adres
Ve své prezentaci budu mluvit o návrhu a optimalizaci metod pro vyhledávání podobností v metadatech o síovém provozu. Zmíním také distribuovaný systém pro sber a analýza záznamu o IP tocích s nízkou rezií. Dále se ale zamerím na svou aktuální práci, která se týká analýzy a korelace síových útoku, záznamu v blacklistech a podezrelých IP adres s cílem detekce botnetu nebo jiných nezádoucích skupinových aktivit.
Hardwarová akcelerace extrakce parametru pro detekci a analýzu sifr. provozu
Podíl sifrovaného síového provozu stále narustá. Tento fakt komplikuje prípadnou klasifikaci a analýzu pro statistické ci bezpecnostní úcely, jelikoz není mozné analyzovat obsah dat. Musíme se tedy spoléhat hlavne na statistické informace. Ty je mozné snadno zpracovávat i metodami strojového ucení. Abychom takové informace mohli vyuzít na vysokorychlostních sítích a pro klasifikaci v reálném case, musíme být schopni tyto parametry rychle zpracovat. V prezentaci bude popsáno, jaké parametry muzeme vyuzít pro analýzu, a jak dlouho trvá jejich zpracování na paketové úrovni. Na základe této analýzy pak bude nastínena mozná akcelerace extrakce techto parametru v hardware s ohledem na jejich budoucí strojové zpracování.
HotSpot Wizard a Aminokyselinové síte
Proteiny jsou stavebním kamenem vsech zivých organismu a plní mnoho ruzných funkcí. Jsou to retezce aminokyselin, jejichz trídimenzionální struktura i funkce závisí práve na poradí aminkyselin. Proteinové inzenýrství je obor, který se snazí proteiny vylepsit, dosáhnout lepsích vlastností, napríklad vytváret proteiny stabilnejsí ci aktivnejsí. K tomuto úcelu se provádeji mutace, tedy zámeny jednotlivých aminokyselin v proteinu za jiné tak, aby protein mel pozadované lepsí vlastnosti a zároven neztratil vlastnosti stávající, napríklad se nestal zcela nestabilním a neztratil svou strukturu. Najít vhodná místa pro mutace a vhodnou aminokyselinu k substituci není jednoduchý úkol. V první casti prezentace bych ráda predstavila nástroj HotSpot Wizard, který slouzí práve k hledání vhodných míst k mutacím v proteinech a zároven je v nem mozné vypocítat stabilitu navrzených substitucí. Dále predstavím aminokyselinové síte, coz je reprezentace proteinové struktury pomocí grafu. S vyuzitím aminokyselinových sítí muzeme redikovat, které aminokyseliny jsou pro protein kritické a tedy by nemely být mutovány, abychom protein neposkodily a rovnez nám tedy mohou pomoci pri vytvárení lepsích proteinu.
Monitorování vysokorychlostních sítí
Mnozství uzivatelu Internetu neustále pribývá a s nimi vzrustají i pozadavky na rychlost internetových sítí, jejich spolehlivost a bezpecnost. Pro zajistení spolehlivosti a predevsím bezpecnosti je dulezitým nástrojem monitorování síového provozu. Klasifikace paketu je výpocetne nárocná, s narustající rychlostí sítí je výkon konvencních pocítacu nedostacující, prípadne je spotreba elektrické energie vysoká. V techto ohledech se velice osvedcila FPGA, které umoznují vytvorit malé embedded zarízení s nízkou spotrebou a dostatecným výkonem. Nekolik techto zarízení pro monitorování 1G sítí vniklo na nasí fakulte v rámci projektu MV. V této prezentaci bude predstavena nove vzniklá platforma pro pracování provozu na 10G (prípadne az 40G) sítích. Platforma na jediné desce kombinuje výkon FPGA Altera/Intel a síového procesoru NXP. Tato kombinace umoznuje v FPGA provádet predzpracování síového provozu a na procesor NXP predávat jen malou cást paketu, které budou dále (presneji) analyzovány. Jednou z metod klasifikace paketu je vyhledávání vzoru specifikovaných regulárními výrazy, které se úspesne implementuje v FPGA. Pro zvysující se rychlosti linek, které je nutné zpracovávat, je vsak nárust mnozství spotrebovaných zdroju enormní. S vyuzitím nové platformy je mozné v FPGA provádet jen priblizné vyhledávání, které je upresnováno na procesoru, a tedy zvolit si kompromis mezi mnozstvím zdroju FPGA a procesoru NXP.
Hardwarová akcelerace extrakce parametru pro detekci a analýzu sifr. provozu
Podíl sifrovaného síového provozu stále narustá. Tento fakt komplikuje prípadnou klasifikaci a analýzu pro statistické ci bezpecnostní úcely, jelikoz není mozné analyzovat obsah dat. Musíme se tedy spoléhat hlavne na statistické informace. Ty je mozné snadno zpracovávat i metodami strojového ucení. Abychom takové informace mohli vyuzít na vysokorychlostních sítích a pro klasifikaci v reálném case, musíme být schopni tyto parametry rychle zpracovat. V prezentaci bude popsáno, jaké parametry muzeme vyuzít pro analýzu, a jak dlouho trvá jejich zpracování na paketové úrovni. Na základe této analýzy pak bude nastínena mozná akcelerace extrakce techto parametru v hardware s ohledem na jejich budoucí strojové zpracování.
HotSpot Wizard a Aminokyselinové síte
Proteiny jsou stavebním kamenem vsech zivých organismu a plní mnoho ruzných funkcí. Jsou to retezce aminokyselin, jejichz trídimenzionální struktura i funkce závisí práve na poradí aminkyselin. Proteinové inzenýrství je obor, který se snazí proteiny vylepsit, dosáhnout lepsích vlastností, napríklad vytváret proteiny stabilnejsí ci aktivnejsí. K tomuto úcelu se provádeji mutace, tedy zámeny jednotlivých aminokyselin v proteinu za jiné tak, aby protein mel pozadované lepsí vlastnosti a zároven neztratil vlastnosti stávající, napríklad se nestal zcela nestabilním a neztratil svou strukturu. Najít vhodná místa pro mutace a vhodnou aminokyselinu k substituci není jednoduchý úkol. V první casti prezentace bych ráda predstavila nástroj HotSpot Wizard, který slouzí práve k hledání vhodných míst k mutacím v proteinech a zároven je v nem mozné vypocítat stabilitu navrzených substitucí. Dále predstavím aminokyselinové síte, coz je reprezentace proteinové struktury pomocí grafu. S vyuzitím aminokyselinových sítí muzeme redikovat, které aminokyseliny jsou pro protein kritické a tedy by nemely být mutovány, abychom protein neposkodily a rovnez nám tedy mohou pomoci pri vytvárení lepsích proteinu.
Monitorování vysokorychlostních sítí
Mnozství uzivatelu Internetu neustále pribývá a s nimi vzrustají i pozadavky na rychlost internetových sítí, jejich spolehlivost a bezpecnost. Pro zajistení spolehlivosti a predevsím bezpecnosti je dulezitým nástrojem monitorování síového provozu. Klasifikace paketu je výpocetne nárocná, s narustající rychlostí sítí je výkon konvencních pocítacu nedostacující, prípadne je spotreba elektrické energie vysoká. V techto ohledech se velice osvedcila FPGA, které umoznují vytvorit malé embedded zarízení s nízkou spotrebou a dostatecným výkonem. Nekolik techto zarízení pro monitorování 1G sítí vniklo na nasí fakulte v rámci projektu MV. V této prezentaci bude predstavena nove vzniklá platforma pro pracování provozu na 10G (prípadne az 40G) sítích. Platforma na jediné desce kombinuje výkon FPGA Altera/Intel a síového procesoru NXP. Tato kombinace umoznuje v FPGA provádet predzpracování síového provozu a na procesor NXP predávat jen malou cást paketu, které budou dále (presneji) analyzovány. Jednou z metod klasifikace paketu je vyhledávání vzoru specifikovaných regulárními výrazy, které se úspesne implementuje v FPGA. Pro zvysující se rychlosti linek, které je nutné zpracovávat, je vsak nárust mnozství spotrebovaných zdroju enormní. S vyuzitím nové platformy je mozné v FPGA provádet jen priblizné vyhledávání, které je upresnováno na procesoru, a tedy zvolit si kompromis mezi mnozstvím zdroju FPGA a procesoru NXP.
Accelerating Data Science at the Edge Using FPGAs
Data Science has matured over the past few years with novel applications in diverse areas including health, energy, autonomous x, etc. Many of these are cyber physical social systems with strict requirements of latency, throughput and energy efficiency. With recent dramatic advances in FPGAs, these devices are being used along with multi-core and emerging memory technologies to realize advanced platforms to accelerate variety of complex applications. This talk will review our work in the Data Science Lab at USC (dslab.usc.edu) and the promise of reconfigurable computing (fpga.usc.edu) leading up to current trends in accelerators for data science. We will illustrate FPGA-based parallel architectures and algorithms for a variety of data analytics kernels in streaming graph processing and machine learning for "edge" processing. While demonstrating algorithm-architecture co-design methodology to realize high performance accelerators for graphs and ML, we demonstrate the role of modeling and algorithmic optimizations to develop highly efficient IP cores. For graph embedding, we develop a novel computationally efficient technique using graph sampling and demonstrate scalable performance. For CNN inferencing, we develop parallel frequency domain convolution algorithms and data layouts to realize high throughput and energy efficient designs using FPGAs. We conclude by identifying opportunities and challenges in exploiting emerging heterogeneous architectures composed of multi-core processors, FPGAs, GPUs and coherent memory.
BIO
Viktor K. Prasanna is Charles Lee Powell Chair in Engineering in the Ming Hsieh Department of Electrical Engineering and Professor of Computer Science at the University of Southern California. He is the director of the Center for Energy Informatics at USC and leads the FPGA (fpga.usc.edu) and Data Science Labs. His research interests include parallel and distributed computing, accelerator design, reconfigurable architectures and algorithms and high performance computing. He served as the Editor-in-Chief of the IEEE Transactions on Computers during 2003-06 and is currently the Editor-in-Chief of the Journal of Parallel and Distributed Computing. Prasanna was the founding Chair of the IEEE Computer Society Technical Committee on Parallel Processing. He is hthe Steering Co-chair of the IEEE International Parallel and Distributed Processing Symposium and the Steering Chair of the IEEE International Conference on High Performance Computing. His work has received best paper awards at leading forums in parallel computing, HPC and FPGAs, including Computing Frontiers, International Parallel and Distributed Processing Symposium, ACM International Symposium on FPGAs, among others. He is a Fellow of the IEEE, the ACM and the American Association for Advancement of Science (AAAS). He is a recipient of 2009 Outstanding Engineering Alumnus Award from the Pennsylvania State University. He received the 2015 W. Wallace McDowellArtificial Intelligence Applied fors the Real-World Systems
Artificial intelligence (AI) has in recent years taken off. In contrast to earlier promising AI periods, this time not only academic researchers are involved but also a number of large companies including Facebook and Google. At the same time, several leading persons like Bill Gates and Ellon Musk have raised possible worries about the technology which now seems to taking off.
This talk will give a brief intro to the AI field represented by biologically inspired computing and give some examples of how we have applied it at University of Oslo in several applications including robotics, health and care services and others. An introduction to our work in teaching and research using reconfigurable logic will also be included. The AI schemes are not limited to only improving software but can also be used to design and adapt hardware and the mechanics of robots. Possible risks of developing such technology would also be addressed.
BIO
Jim Torresen received his M.Sc. and Dr.ing. (Ph.D) degrees in computer architecture and design from the Norwegian University of Science and Technology, University of Trondheim in 1991 and 1996, respectively. He has been employed as a senior hardware designer at NERA Telecommunications (1996-1998) and at Navia Aviation (1998-1999). Since 1999, he has been a professor at the Department of Informatics at the University of Oslo (associate professor 1999-2005). Jim Torresen has been a visiting researcher at Kyoto University, Japan for one year (1993-1994), four months at Electrotechnical laboratory, Tsukuba, Japan (1997 and 2000) and a visiting professor at Cornell University, USA for one year (2010-2011). His research interests at the moment include bio-inspired computing, machine learning, reconfigurable hardware, robotics and applying this to complex real-world applications. Several novel methods have been proposed. He has published approximately 150 scientific papers in international journals, books and conference proceedings. 10 tutorials and several invited talks have been given at international conferences. He is in the program committee of more than ten different international conferences, associate editor of three international scientific journals as well as a regular reviewer of a number of other international journals. He has also acted as an evaluator for proposals in EU FP7 and Horizon2020 and is currently project manager/principle investigator in four projects funded by the Research Council of Norway. More information and a list of publications can be found here: http://www.ifi.uio.no/~jimtoerArchitektura klasifikace paketu pro vysoko-rychlostní síte s ohledem na pame
Klasifkácia paketov je dôlezitá operácia pro velké mnozstvo rôznych sieových úloh - od prepínania alebo smerovania az po monitorovanie a bezpecnos. Vseobecne musia by vyuzité akcelerované architektúry implementujúce klasifikáciu aby se dosiahlo pozadovaných priepustností na vysoko-rychlostných síeach. Vo svojej prezentácii predstavím návrh novej hardwarovej architektúry pre exaktnú klasifikáciu niekozkých paketov v jednom hodinovom cykle zalozenú na hasovaní, ktorá redukuje potrebné pamäové poziadavky. Základná myslienka je postavená na fakte, ze moderné FPGA obsahujú stovky základných pamäových buniek typu BlockRAM, ku ktorým je mozné pristupova nezávisle. Namerané výsledky ukazujú, ze navrhnutý prístup efektívne vyuzíva pamä a skáluje vezmi dobre so zvysujúcou sa kapacitov. Navrhnutá architektúra je napríklad schopná dosiahnu priepustnosti 2Tb/s a efektívnej kapacity vyse 40 000 pravidiel pre IPv4 toky za cenu len 366 BlockRAM a okolo 57 000 LUT. Obsah prezentácie bol prezentovaný na na konferencii DSD2018.
Metodika návrhu radice rekonfigurace pro systémy odolné proti poruchám
Vyuzité SRAM-FPGA ve zvláste nepríznivých podmínkách má radu úskalí. Hlavním problémem jsou SEU poruchy, které postihují konfiguracní pame a tím mohou zpusobit selhání celého systému. Pro zotavení se z nich je výhodné vyuzít schopnost FPGA, cástecnou dynamickou rekonfiguraci. Pro ni je klícovou komponentou její radic, který musí zajistit vse potrebné. Avsak existuje rada zpusobu pro jeho implementaci, které je potreba vyhodnotit. Budu diskutovat závislost procentuální doby behu systému bez selhání na dobe rekonfigurace a strední dobe mezi výskyty poruch, kterou jsme vyhodnotili pomocí simulace a také dalsí smerování výzkumu.
Platforma pro spoustení a monitorování nárocných retezcu úloh
Spoustení vedeckých retezcu úloh na superpocítacích je uzivatelsky velice nárocná operace. Vyzaduje znalost výpocetního stroje, pouzitých kódu a jejich skálování. K efektivnímu spustení úloh, kde je cílem napríklad snízení ceny výpoctu nebo naopak minimalizace výpocetního casu, je nutné monitorovat aktuální vytízení stroje a patricne prizpusobit spoustecí parametry jednotlivých úloh dané situaci. Ve své prezentaci budu prezentovat prototyp platformy, která komunikuje s uzivatelskými aplikacemi, umí spustit definované retezce úloh, monitorovat je a v prípade chyby restartovat dané úlohy. Platforma cílí na bezné uzivatele a momentálne bude vyuzívat pouze preddefinovaných retezcu úloh, u kterých se bude cílem zefektivnit jejich spoustení. Modulární návrh platformy vsak umoznuje napr. rozsírení o uzivatelsky definované retezce úloh.
Predstavení studenta 1. rocníku
Akcelerace systému IDS pro vysokorychlostní síte vyuzívající koncept SDM
Systémy IDS patrí mezi jednu z významných technologií pro zajistení bezpecnosti komunikacní infrastruktury. Z duvodu vysoké výpocetní nárocnosti je vsak velmi obtízné splnit jejich výkonnostní pozadavky a umoznit jejich nasazení ve vysokorychlostních sítích. V rámci svého vystoupení na seminári UPSY predstavím prístup, který se zameruje na akceleraci cinnosti IDS pomocí informovaného selektivního zahazování príchozích paketu, címz umoznuje efektivne soustredit dostupné výpocetní zdroje systému na analýzu pouze relevantní cásti síového provozu. Tuto práci jsem v prubehu léta prezentoval na konferenci ANCS (Symposium on Architectures for Networking and Communications Systems) a pred dvema týdny také na konferenci ICCD (International Conference on Computer Design). Na rozdíl od predchozích prístupu tento koncept neuvazuje presun celého IDS systému ani zádné jeho cásti do hardwarového akcelerátoru, vyuzívá naopak softwarového nebo hardwarove akcelerovaného predzpracování (predfiltrace) cásti síového provozu, který s vysokou pravdepodobností nepredstavuje bezpecnostní hrozbu. Pri zpracování vysokorychlostního provozu dosahuje tento vytvorený systém vysoké kvality detekce a soucasne umoznuje zachování potrebné flexibility IDS.
Srovnání metod genetického programování pri tvorbe kryptograficky zajímavých boolovských funkcí
Zvysující se nároky na kryptografickou bezpecnost elektronické komunikace vyzadují neustálé vylepsování sifrovacích metod. Jednou z nich jsou proudové sifry, které komunikaci zabezpecují pseudonáhodným klícem generovaným pomocí LFSR. Tato metoda je velmi rychlá a HW nenárocná, ale aby byla i bezpecná, musí být vztah mezi vnitrním stavem generátoru a generovaným klícem zakryt pomocí kryptograficky silné boolovské funkce. Jaké nároky jsou na ni kladeny závisí na tom pred kterými útoky musí funkce poskytovat ochranu. Historicky nejúspesnejsí metodou evolucního návrhu techto funkcí je genetické programování. V prezentaci predstavím srovnání metod Stromového, Kartézského a Lineárního genetického programování pri tvorbe kryptograficky zajímavých boolovských funkcí s ruznými nároky.
Hardware Support for Resource-Efficient Execution of Virtualized Network Functions
TUM's Chair of Integrated Systems has a decade-long experience in building Systems-on-Chip for networking and other application domains. In this talk, I will give a brief overview of our previous projects in the networking domain (FlexPath, 100-GET, ...) and will then move on to present our current research activities targeting the resource-efficient execution of virtualized network functions. By moving network functions (e.g., routing, intrusion-detection, VPN) from specialized hardware appliances to software, multiple network functions can be scheduled on the same server to increase resource utilization. However, the large spread in per-packet processing complexity combined with bursty data center traffic patterns result in high processing demand variations on milli- and microsecond timescales. To perform an efficient provisioning of hardware resources for such variable workloads while still maintaining Quality-of-Service, I will present our work on a hardware-supported Load Management Layer for Network Function Virtualization. The Load Management Layer (LML) is integrated in the network adapter and redirects network traffic to neighboring servers if local resources become overloaded. By combining several LML-enabled servers in a cluster, our simulations show that resource savings due to sharing effects can become as high as 24%. In contrast to conventional load balancers, the LML is closely coupled with each local server and thus benefits from time-accurate insight into the current resource load. Finally, I will conclude my presentation with a brief introduction of our open-source FPGA-based network tester, which we are using to assess the implementation of our research concepts.
- Petr Bardonek, Filip Kuklis, Michal Orsák, Tomás Pelka, Stanislav Smatana
|
Datum |
Prednásející |
|
27. dubna |
Smatana S., Kocnová J., Hyrs M. |
|
4. kvetna |
Bordovský G., Kadlubiak K., Budiský J., Cudová M., Vaverka F., Nikl V. |
|
11. kvetna |
Fukac T., Kekely M., Kucera J., Vrána R., Wrona J., Isa, R. |
|
18. kvetna |
umbalová L., Viktorin J., Bartos V., Matousek J., Matousek, D. |
|
25. kvetna |
Nevoral J., Crha A., imek V., Tesar R., Dvorák M., Wiglasz, M. |
|
1. cervna |
Husa J., Grochol D., Kesner F., Mrázek V., Slaný K. |
|
8. cervna |
Pánek R., Lojda J., Krcma M., Cekan O., Podivínský J., Szurman K. |
Projekt TETRAMAX
TETRAMAX je H2020 projekt, ktorého ciezom je podporova inováciu produktov a sluzieb v EU priemysle, hlavne v malých a stredných podnikoch, s vyuzitím aplikacne-specifických digitálnych technológií (www.tetramax.eu).
Na prednáske sa dozviete o princípoch cascaded funding v H2020 ako aj o iniciatívach Smart Anything Everywhere (SAE) a ICT Innovation for Manufacturing SMEs (I4MS). Tieto iniciatívy cez projekty ako je práve TETRAMAX poskytujú asistencné a sprostredkovatezské sluzby pre transfer digitálnych technológií ako aj poskytujú financovanie medzinárodných experimentov pre transfer technológií (TTX) na základe otvorených verejných výziev. Dané výzvy sú administratívne oveza menej nárocné a oveza viac flexibilné ako tradicné projekty z národných (napr. TA CR) ci medzinárodných (napr. H2020) zdrojov. Kazdý TTX projekt má obycajne jedného priemyselného a jedného akademického partnera, preto je prednáska zaujímavá ako pre priemyselnú, tak pre akademickú sféru.
Zajistení flexibility a vysokého výpocetního výkonu pri zpracování síového provozu
S nárustem kapacity síových linek se výrazne zvysují i nároky na zpracování síového provozu. Protoze frekvence technologií FPGA i ASIC je omezená a narustá v case jen velmi pomalu, pocet cyklu na zpracování jednoho paketu s rychlostí síových linek postupne klesá. Pri rychlosti 100 Gb/s je nutné zpracovat na frekvenci 200 MHz v kazdém hodinovém cyklu jeden paket a pri skálování propustnosti na 400 Gb/s nebo 1 Tb/s je nutné jiz zpracovat v jednom cyklu nekolik paketu najednou, coz vyzaduje nové koncepty hardwarové akcelerace. V rámci prezentace budou predstaveny architektury zajisující zpracování síového provozu na rychlosti 100 Gb/s a nastíneny moznosti skálování propustnosti ke 400 Gb/s a 1 Tb/s s ohledem na úsporu hardwarových zdroju. Soucasne budou ukázány moznosti jazyka P4 pro rychlé prototypování hardwarové akcelerace v technologii FPGA, coz nabízí pro datová centra spojení flexibility s vysokým výpocetním výkonem. Na záver prezentace bude ukázáno krátké srovnání vlastností FPGA od spolecností Xilinx a Intel a budou predstaveny aktuálne resené projekty a nove vyvinuté hardwarové platformy.
Diagnostika prsou za pouzití fotoakustické tomografie
Dnesní vysetrení prsou, mamografie, vede k falesne pozitivním nebo neprukazným výsledkum. Pres 50% zen behem 10ti let, peti vysetrení, má alespon jeden falesne pozitivní nález a absolvuje dodatecná vysetrení nebo zbytecnou lécbu. Projekt H2020 PAMMOTH si klade za cíl vytvorit diagnostický prístroj, který poskytne lepsí obraz tkáne, vcetne zobrazení krevního reciste. Behem prezentace bude naznacen princip fotoakustické tomografie(PAT) a potrebné modifikace toolboxu k-Wave pro efektivní výpocet PAT na distribuovaných systémech. Záverem bude prezentován systém pro sber a predzpracování dat z PAMMOTH senzoru, kterému se plánuji venovat v nadcházejících mesících.
Evolucní syntéza komplexních císlicových obvodu
Ve své prezentaci se budu venovat aktuálnímu stavu a výsledkum mé dizertacní práce, ve které resím vyuzití rezu a CGP za úcelem optimalizace rozsáhlých kombinacních obvodu.
Evolucný návrh priestorovej dekompozície simulacnej domény
V úvodnej casti objasním ako zapadá evolucný návrh priestorovej dekompozície do kontextu simulácie sírenia ultrazvuku v zudskom tele. Následne sa budem venova samotnému evolucnému návrhu. Konkrétne formátu genotypu, prechodu od genotypu k fenotypu, výhodám a nevýhodám daného prístupu ako aj doposiaz nameraným výsledkom.
Overování korektní funkce HW komponent generovaných ze specifikace v jazyce P4
V prezentaci predstavím téma své dizertacní práce, která se zabývá automatizací funkcní verifikace obvodu vygenerovaných prekladacem jazyka P4. Prezentace je konkrétne zamerena na funkcí verifikaci komponenty, která slouzí pro parsování vstupních paketu. Predstavím navrzený paketový generátor rízený na základe programu napsaném v jazyce P4. V záveru nastíním plány na vyuzití genetických algoritmu pro generování vstupních paketu tak, aby bylo dosazeno maximálního pokrytí P4 kódu v co nejkratsím simulacním case.
Nástroj pre analýzu mikrobiómu hrubého creva
Vo svojej prezentácii sa budem venova súcasným prístupom k analýze mikrobiómu hrubého creva, spolu s ich úskaliami a prednosami. Dalej priblízim svoju dizertáciu, ktorej ciezom je vývoj a implementácie metód analýzy mikrobiómu hrubého creva . Priblízim súcasný stav môjho projektu a popísem plán mojej budúcej práce.
Bioinformatika@FIT
Úvodní cást prezentace bude venována strucnému prehledu výzkumu v oblasti bioinformatiky, který je na FIT realizován ve spolupráci s nekolika externími pracovisti (Biofyzikální ústav AVCR, Loschmidtovy laboratore, Centrum pro výzkum toxických látek v prostredí). Hlavní cást prezentace pak bude zamerena na téma vyhledávání kvadruplexu v DNA sekvencích, kde se nám podarilo navrhnout nový algoritmus s velmi dobrou presností detekce a publikovat jej v casopise Bioinformatics.
Numerical Solution of Problems with Jump Discontinuities
Possible approach to solve problems containing discontinuities related to medium heterogeneity will be presented. The goal is to reduce phase errors, enforce correct reflections off the interfaces, and by doing so, eliminate related artefacts resulting from the use of pseudospectral method on a low-resolution Cartesian grid. Preliminary results and future directions will be discussed in the presentation.
Platforma pro plánování, spoustení a monitorování vysoce nárocných a kooperujících úloh
Reálné simulace jsou velice výpocetné nárocné a vyzadují vyuzití vysoce výkonných výpocetních stroju. Takové výpocetní stroje jsou postaveny na paralelní architekture a jsou velmi ruznorodé. Toto vede na pouzití sofistikovanejsích výpocetních technik, aby bylo mozné plne vyuzít sílu takových stroju. K popisu komplexních jevu je nutné pouzít mnozinu rozdílných kooperujících modelu. Toto klade vyssí nároky na uzivatele a na jejich hluboké znalosti z dané problematiky. Prezentovaný prístup odstinuje uzivatele od slozitosti spojené s plánováním a spoustením rozsáhlých retezcu úloh. Díky uzivatelsky prívetivému rozhraní jim vsak umoznuje takové výpocty spoustet a monitorovat.
Nekonvencní technologie pro implementaci císlicových systému
V dnesní dobe je naprostá vetsina konvencní výpocetní elektroniky zalozena na technologii CMOS a tranzistorech typu MOSFET. Pojednání k tématu disertacní práce se blíze venuje jednomu z nekonvencních prístupu k císlicové elektronice, tzv. polymorfní elektronice. Polymorfní elektronika je schopná realizovat jedním obvodem ruzné funkce v závislosti na stavu okolního prostredí, coz muze predstavovat v jistých aplikacích výhodu oproti konvencnímu resení. Díky nedostatku kvalitních polymorfních hradel a kvalitních syntézních metod tak není v tuto chvíli nasazení polymorfní elektroniky casto výhodné. Disertacní práce si klade za cíl prohloubit resení problému nedostatku kvalitních polymorfních hradel. Hlavním úkolem bude návrh kompletních sad hradel z ruzných typu tranzistoru, která budou konkurenceschopná obdobným obvodum reseným konvencní cestou. Kompletní sady hradel by mely v dusledku prispet i k zavedení efektivnejsích metod syntézy slozitejsích polymorfních obvodu. Dovolí pro návrh otevrít témer libovolný stavový podprostor mozných implementací pozadovaného obvodu, coz muze vést bud ke zkrácení doby syntézy nebo k nalezení efektivnejsího resení.
Systémy odolné proti poruchám - metodika návrhu radice rekonfigurace
V dobe neustále se rozvíjejících nejen rídicích systému umístených do SRAM FPGA duraz na jejich spolehlivost neustále roste. Obzvláste patrné je to u velice nákladných stroju, kterými jsou jak letecká tak i vesmírná zarízení. Navíc by mohlo kvuli poruse dojít i ke ztrátám na zivotech. Proto je nutné zajistit odolnost proti poruchám, které zpusobuje napr. slunecní zárení. U SRAM FPGA je na poruchy náchylná jejich konfiguracní pame. Ve své práci se zabývám odstranováním techto poruch s vyuzitím cástecné dynamické rekonfigurace, kterou musí zajistit její radic. Ten muze být implementován ruznými zpusoby, které budou diskutovány v rámci vytvárené metodiky spolu se svými prínosy a úskalími. Ovsem i samotný radic rekonfigurace by mel být odolný proti poruchám.
Aminokyselinové síte a jejich aplikace
Proteiny jsou základním kamenem vsech zivých organismu. Poradí aminokyselinových reziduí v sekvenci má vliv jak na strukturu proteinu, tak na jeho funkci. Proto je dulezitá predikce dulezitosti jednotlivých reziduí pro protein, a uz kvuli predikci vlivu substitucí na protein, tak i kvuli výberu vhodných míst pro mutagenezi. Jedním z prístupu k vyhledávání kritických reziduí v proteinech je analýza aminokyselinových sítí. Jedná se o grafovou reprezentaci struktury proteinu, na základe prametru vypoctených z toho grafu je mozné predikovat kriticnost jednotlivých reziduí. V rámci mých tezí jsem nastudovala soucasný stav aplikací aminokyselinových sítí pro predikci kritických reziduí a navrhla novou metodu, která kombinuje vyuzití aminokyselinových sítí a biologické vlastnosti reziduí a vyuzívá strojové ucení.
Mapování zpracování paketu popsaného v jazyce P4 do technologie FPGA
Moderné pocítacové siete vyzadujú okrem spracovania paketov na vysokých rýchlostiach taktiez urcitú flexibilitu tohoto spracovania. Jednou z kritických castí spracovania paketov je klasifikácia paketov, ktorá celé spracovanie riadi. Terajsie prístupy ku klasifikácii paketov casto nestacia na spracovanie paketov na rýchlostiach 100 Gb/s a 200 Gb/s. Prístupy, ktoré dané priepustnosti zvládajú casto nie sú dostatocne flexibilné, nemozno ich skálova na väcsí pocet dimenzií alebo sú optimalizované na jeden konkrétny prípad pouzitia. Téma mojej dizertacne práce sa zaoberá práve návrhom nových prístupov ku klasifikácii paketov, ktoré sú jednak flexibilné a zároven poskytujú dostatocný výkon na spracovanie paketov na vysokorýchlostných sieach. K spojeniu flexibility a výkonu navyse plánujem pouzi jazyk P4, ktorý poskytuje dostatocnú flexibilitu a abstrakciu popisu spracovania paketov a technológiu FPGA, ktorá poskytuje dostatocný výkon.
Evoluce kryptograficky silných Booleovských funkcí
Kryptograficky silné booleovské funkce jsou klícovou soucástí proudových sifer kterým poskytují ochranu pred ruznými krypto-analytickými útoky. Míra ochrany kterou je booleovská funkce schopna poskytnout je omezena poctem jejích vstupu a existuje tedy potreba vyhledávat stále nové, vetsí a silnejsí funkce. Jedním z prístupu který se v tomto oboru ukázal být velmi perspektivní je genetické programování. I to vsak celí rade obtízí, zpusobených predevsím velikostí vyhledávacího prostoru a nárocností výpoctu jednotlivých kryptografických vlastností. V pojednání k tématu disertacní práce poskytuji shrnutí nejdulezitejsích vlastností booleovských funkcí, evolucních algoritmu pouzitých k jejich nalezení, a navrhuji zpusob jak soucasné prístupy zefektivnit tak, aby bylo dosazeno tvorby stejne silných funkcí, pri výrazné úspore výpocetních prostredku.
CERN pohledem informatika
Formou obrazové prezentace budou predstavena vybraná pracoviste Evropské organizace pro jaderný výzkum (CERN) jako shrnutí exkurze zájemcu z UPSY, která probehla 25.1.2018. Konkrétne bude pojednáno o cásticových urychlovacích, predstavujících stezejní technologie této instituce, a to nejprve obecne a návazne podrobneji se zamerením na vybrané typy urychlovacu a experimenty na nich provádené (napr.LINAC, LEIR, AD a výzkum antihmoty, LHC). Nebude chybet ani ukázka výpocetní techniky, bez níz se tento výzkum neobejde, trebaze z trochu jiného pohledu.
Evolutionary Test & Verification of Microprocessors
Abstract: Bio-inspired heuristics have been consistently exploited for solving CAD problems since the 1990s, although their usage is not always apparent. Nowadays, scholars and practitioners could find new opportunities to collaborate: on the one hand, Genetic Programming, and his recent good son Genetic Improvement; on the other hand, test and validation of microprocessor, with ever pressing problems such as test compaction or software-based self-test. The presentation will show the peculiarities of the problems, sketch the main requirements for an evolutionary methodology to be useful, survey few success stories, and suggest possible future applications.Bio: Giovanni Squillero is an associate professor of computer science at Politecnico di Torino, Department of Control and Computer Engineering. After attending a classical lyceum, he enrolled in the electronic engineering program, but eventually got both his M.S. and Ph.D. in computer engineering. Nowadays Squillero's research mixes the whole spectrum of bio-inspired metaheuristics and computational intelligence with selected topics in electronic CAD, games, multi-agent systems. Other activities focus on the development of optimization techniques able to achieve acceptable solutions with limited amount of resources, mainly applied to industrial problems. Squillero is a Senior Member of the IEEE and serves in the IEEE Computational Intelligence Society Games Technical Committee. He is a member of the editorial board of Genetic Programming and Evolvable Machines since 2012. Up to January 2018, Squillero authored 3 books, 24 journal articles, 9 book chapters, and 133 papers in conference proceedings; he is also credited among the editors in 15 publications.
HPC Research Group
Abstract: In this talk, research activities of a newly established research group focused to high performance and scientific computing will be introduced. The group is working under CERIT-SC center, which maintains computing resources, storage and performs both in-house computer-science research and interdisciplinary research with partners. First, the center, its research and research projects solved by the HPC research group will be briefly introduced. Second, two examples will be discussed in greater details: autotuning of CUDA/OpenCL kernels and acceleration of cryo-EM software.Bio: Jiri Filipovic currently works as head of research group High Performance Computing in CERIT-SC, Institute of computer science, Masaryk University. He holds PhD from Faculty of Informatics, Masaryk University. His research interests focus on an area of high performance and scientific computing. He focus on code parallelization and performance optimization for conventional processors and accelerators (from hand-tunning of existing applications to automatic methods improving code efficiency). He is also interested in many areas of applied computing, such as computational problems from chemistry and biology, or real-time modeling of deformations (e.g. simulations of soft tissues).
Modelování a analýza (real-time) systému
Zájemcum predstavím základní aspekty mnou pouzívaných prostredku modelováni a analýzy (real-time) systému. Výpocetní model techto prostredku vychází z casovaných automatu (timed automata, TA) a jejich mnohých rozsírení (probabilistic TA, stochastic TA, priced TA, stopwatch TA, ...). Konkrétní systém je modelován jako sí potencionálne vzájemne komunikujících TA, pozadované vlastnosti systému jsou vyjádreny v rozsíreném jazyku odnoze CTL logiky. Analýza systému je realizována metodou overování modelu (model checking, MC), který je klasicky symbolicky, tj. 100% garantující ne/splnení dané vlastnosti v celém stavovém prostoru mozných chování systému; zejména u komplexních systému vsak muze být výsledek takového overování "v nedohlednu". Alternativou ke klasickému MC je napr., na simulaci zalozený, statisticky model checking, u kterého se spokojíme s urcitou, predem danou, chybou/nepresností pri overovaní modelu. Nad výse zmínenými prostredky lze vyuzít dalsí nadstavby jako napr. syntézu, ucení, optimalizaci ci vyhodnocení strategií rízení modelovaných systému. Vzhledem k nárocnosti a komplexnosti problematiky a snaze/výzve vse vmestnat cca do 50 minut se vynasnazím zásadní predstavit formou predem pripravených ilustrativních demo ukázek v prostredí frameworku UPPAAL.
Schuze UPSY
Informace o projektech, publikování, cinnostech na UPSY.
Metody charakterizace a rozpoznávání casového prubehu neuro-signálu
Prezentace bude primárne zamerena na metody pro charakterizaci a rozpoznávání tvaru / casového prubehu signálu pocházejících z populací neuronu, konkrétne inter-iktálních spiku vyskytujících se v iEEG nahrávkách pacientu, trpících epilepsií. Navrhované a pouzité metody jsou obecne aplikovatelné také na dalsí typy casových prubehu (tvaru) v biomedicínských signálech (napr. HFO v iEEG, QRS komplexy v EKG, myo-elektrické aktivace, detekce a spike sorting z mikroelektrodových polí, a dalsí). Konkrétne budou predstaveny metody vyuzívající rozmístení popisných bodu a také metody postavené na konvolucních neuronových sítích.
Dynamická optimalizace spotreby na moderních systémech
V dizertacní práci se zabývám dynamickou optimalizací energetické spotreby za behu algoritmu. Efektivita se dá zlepsit nejenom optimalizací hardwarových parametru (frekvence, pocet vyuzitých jader,...), ale také pomocí aplikacních parametru, u kterých predpokládáme minimální vliv na správnost výsledku (napr. metoda dekompozice, metoda resení rovnic, strategie MPI komunikace atd.). Dohromady tato sada promenných tvorí optimalizacní problém, jehoz optimalní resení se snazím nalézt. V prezentaci predstavím jak dosazené výsledky, tak plány do budoucna.
O disertacní práci a nabíjecí stanici
Budu mluvit o své disertacní práci, o FPNN, které v ní pouzívám, a o svých plánech jak v disertaci pokracovat a dále pak o svých dalsích cinnostech na fakulte, predevsím o vývoji nabíjecí stanice pro elektromobily.
Approximating Complex Arithmetic Circuits with Formal Error Guarantees: 32-bit Multipliers Accomplished
Na seminári predstavím novou metodu, která umoznuje aproximaci aritmetických obvodu s matematickou garancí aproximacní chyby. Tato metoda unikátním zpusobem spojuje techniky formální verifikace aproximovaných obvodu a algoritmu pro prohledávání stavového prostoru. Klícovou myslenkou naseho prístupu je to, ze hledáme obvody, které jsou jednoduse verifikovatelné. Seminár vychází se spolecné práce nasí skupiny EHW a skupiny VeriFIT a která byla prezentována na konferenci ICCAD'17 (A-rank).
Rychlejsí a presnejsí analýza síových dat
Ve své prezentaci shrnu stávající stav svého výzkumu, predstavím co jsem delal pres prázdniny a jakým smerem se bude ubírat má dalsí práce. Bude se tedy jednat o popis metody, vyuzívající Bloomových filtru pro zrychlení dotazování nad flow daty indexováním IP adres a prezentaci výsledku. Dále o výklad z oblasti predzpracování flow dat s cílem zkvalitnení techto dat pro presnejsí analýzu a nakonec uvedení do tématu dotazování nad databází síových událostí.
Evolucní návrh aplikací s ohledem na zpozden
Ve své prezentaci predstavím poslední dosazené výsledky v oblasti evolucního návrhu (síových) aplikací s ohledem na jejich zpozdení. Dále bude predstaven plán vedoucí k dokoncení disertacní práce.
Automatizace návrhu systému odolných proti poruchám pomocí vysokoúrovnové syntézy
V prezentaci bude predstaven zpusob zavádení odolnosti proti poruchám (OPP) pri vyuzití jedné z nových metod návrhu, nazývané vysokoúrovnová syntéza (High-Level Synthesis, HLS). HLS je zalozena na konverzi algoritmu do popisu na úrovni RTL. Nase metoda vkládá redundanci na úrovni algoritmu pred samotným zpracováním pomocí HLS. Prezentace cílí na experimentální vyhodnocení této metody a dále se zabývá kvantifikací "dulezitosti" jednotlivých operací v algoritmu, jejichz zabezpecením je celková OPP výsledného systému zvýsena za urcitou cenu, kterou predstavuje plocha na cipu.
Evolucní algoritmy pro priblizné pocítání
Ve své prezentaci se budu zabývat vyuzitím (ko)evolucních algoritmu v návrhu priblizných obvodu, konkrétne na algoritmu výpoctu histogramu orientovaných gradientu. Tento algoritmus se pouzívá pro predzpracování obrazových dat pro detekci osob ci jiných objektu. Zavedením aproximací lze nejen urychlit výpocet, ale také dosáhnout vetsí presnosti detekce v porovnání se standardní implementací.
From Biology to Hardware - Can Social Insects Organise Distributed Systems?
Abstract: The increasing versatility, performance, compactness and power efficiency of today's electronic systems is pushing technology to its physical limits, making designing robust systems extremely challenging. Biological organisms have long since accomplished the feat of operating reliably with highly variable components, as well as maintaining and tuning themselves in changing environments, when faults occur or they are otherwise perturbed. Such biological mechanisms inspire how hardware could evolve and how electronic systems could self-organise and self-repair. Evolutionary systems are about hardware and software that can autonomously adapt their structure and behaviour in order to optimally carry out specific tasks under changing conditions, taking inspiration from biological organisms with evolution as nature's guiding principle. Circuits can be evolved from in silico Primordial Soup, shape evolves into function and unexpected material properties are uncovered and made useful. In nature there are many examples of systems that, unlike traditional computing architectures, cope well with having thousands of computing elements, social insects being one of them. Starting with a single individual, a queen, many social insect colonies quickly grow to hundreds of thousands of cooperating individuals with a moderate amount of intelligence and without central control. In this talk I will introduce many-core computing platforms, Centurion and Graceful, and discuss how algorithms inspired by such insects could be applied to produce self-organising, self-optimising and self-healing "colonies" of computing platforms in the future, comprising of hundreds of nodes.
Bio: Martin is a Senior Lecturer (Associate Professor) in the Department of Electronics at York. His research interests include variability-aware analogue and digital hardware design, biologically motivated models of hardware design, evolutionary computation, and autonomous fault-tolerance. His vision is to create novel architectures and autonomous systems, which are dynamically self-optimising and inherently fault-tolerant, by porting key enabling features and mechanisms from nature to hardware. He is co-investigator on 3 currently running EPSRC / DSTL projects: Platform Grant - Bio-inspired Adaptive Architectures and Systems (EP/K040820/1), Graceful (EP/L000563/1) and Complex In-materio Computation for Robust Dynamical Control, as well as on the previous EPSRC project PAnDA (EP/I005838/1). He is a senior member of the IEEE, a member of the DPG, co-chair of the International Conference of Evolvable Systems (ICES), and vice chair of the IEEE Task Force on Evolvable Hardware.
Approximate Arithmetic Circuits and Applications
Abstract: Often as the most important arithmetic modules in a processor, adders, multipliers and dividers determine the performance and energy efficiency of many computing tasks. The demand of higher speed and power efficiency, as well as the feature of error resilience in many applications (e.g., multimedia, recognition and data analytics), have driven the development of approximate arithmetic design. In this talk, a review and classification are presented for the current designs of approximate arithmetic circuits including adders, multipliers and dividers. A comprehensive and comparative evaluation of their error and circuit characteristics is performed for understanding the features of various designs. By using approximate multipliers and adders, the circuit for an image processing application consumes as little as 47% of the power and 36% of the power-delay product of an accurate design while achieving a similar image processing quality. Improvements in delay, power and area are obtained for the detection of differences in images by using approximate dividers.
Bio: Dr. Jie Han received the B.Sc. degree in electronic engineering from Tsinghua University, Beijing, China, in 1999 and the Ph.D. degree from Delft University of Technology, The Netherlands, in 2004. He is currently an associate professor in the Department of Electrical and Computer Engineering at the University of Alberta, Edmonton, AB, Canada. His research interests include approximate computing, stochastic computation, reliability and fault tolerance, nanoelectronic circuits and systems, novel computational models for nanoscale and biological applications. Dr. Han and coauthors received the Best Paper Award at the International Symposium on Nanoscale Architectures 2015 (NanoArch 2015) and Best Paper Nominations at the 25th Great Lakes Symposium on VLSI 2015 (GLSVLSI 2015) and NanoArch 2016. He was nominated for the 2006 Christiaan Huygens Prize of Science by the Royal Dutch Academy of Science. His work was recognized by Science, for developing a theory of fault-tolerant nanocircuits (2005). He is currently an associate editor for IEEE Transactions on Emerging Topics in Computing (TETC) and IEEE Transactions on Nanotechnology. He served as a General Chair for GLSVLSI 2017 and the IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT 2013), and a Technical Program Chair for GLSVLSI 2016 and DFT 2012.
První pocítace u nás a prof. A. Svoboda
V úvodní prednásce workshopu bude uveden význam a podíl prof. A Svobody v souvislosti s realizací prvního reléového a prvního elektronkového pocítace v ceských zemích u prílezitosti letosního 110. výrocí jeho narození. Zmíneny budou i jeho zásluhy v oblasti vyuzití analogových pocítacu pri automatickém rízení protiletadlové palby u nás i v USA.
Soucástí workshopu pred diskuzí bude promítnutí krátkého videa s rozhovory jeho spolupracovníku z Výzkumného ústavu matematických stroju Praha i ze zahranicí.
Rozsáhlé ultrazvukové simulace
Na seminári budou predstaveny výsledky dosazené novou aproximací metodou dekompozice domén pro Fourierovy spektrální metody (k-Wave) pouzívané pro resení sírení ultrazvukových vln. Diskutováno bude predevsím skálování a efektivita metody na moderních clusterech (s GPU), ale také její nedostatky a dalsí mozná vylepsení.
Pouzití optimalizovaných architektur pro vyhledávání vzoru v síových datech pro dosazení vysoké propustnosti zpracování
Prezentace bude zamerena na vyuzití techniky Delayed Input DFA (Deterministic Finite Automaton) (D2FA), která redukuje velikost prechodové tabulky det. konecného automatu za cenu provedení více prechodu (tzv. výchozích prechodu) pro prijetí jednoho vstupního symbolu. Bude predstavena analýza pravdepodobnosti výskytu tohoto jevu na reálných síových datech pro ruzné stupne omezení poctu provedených výchozích prechodu. Na základe analýzy bude predstavena modifikace dríve publikované paralelní architektury se zretezenými automaty pro propustnosti 100Gb/s a vyssí, která umoznuje vyuzít techniku D2FA.
Návrh polymorfních obvodu zalozených na ambipolárních tranzistorech
V prezentaci shrnu stav své disertacní práce, která je zamerena na návrh polymorfních obvodu na úrovni ambipolárních tranzistoru. Vetsí pozornost bude venována výsledkum mého výzkumu za posledního pul roku, mimo jiné návrhu vsech dvou a více vstupých hradel rízených polaritou napájecího napetí, které by sly vyuzít pri syntéze slozitejsích obvodu, a výpocetní úplnosti této polymorfní elektroniky.
- Gabriel Bordovský, Radek Isa, Kristián Kadlubiak, Jitka Kocnová, Stanislav Smatana
|
Datum |
Prednásející |
|
28. dubna |
Fukac T., Kekely M.,
Vrána R., Matousek D., Matousek J. |
|
5. kvetna |
Kekely L., Bartos V., Wrona J., Krobnot P., Dvorák M. |
|
12. kvetna |
Nevoral J., Crha A., imek V., Tesar R.,
Vitkorin V., Kosar V. |
|
19. kvetna |
Husa J., Kidon M., Wiglasz M., Grochol D.,
Kesner F., Mrázek V. |
|
26. kvetna |
Hrbácek R., Slaný K., Drahosová M., Minarík
M., Szurman K., Miculka V. |
|
2. cervna |
Pánek R., Lojda J., Krcma M., Cekan
O., Podivínský J. |
|
9. cervna |
Budiský J., Cudová M., Vaverka F., Nikl V.,
Hyrs M. |
Framework pro plánování a monitorování vysoce nárocných výpoctu.
Lidé z ruzných vedeckých odvetví potrebují casto provádet ruzné simulace na ruzných výpocetních prostredcích. Toto vsak vyzaduje pokrocilou znalost pocítacových technologií, samotné simulace a výpocetního prostredku. Prezentovaný framework resí problém komunikace s ruznými výpocetními prostredky, plánování úloh a jejich monitorování bez nutnosti interakce s uzivatelem.
Shluková analýza záznamu o IP tocích
Intrusion detection systémy jsou dulezitou soucástí administrace síte, ale paketové IDS na vysokorychlostních sítích narází na své výkonnostní limity. Jedním resením tohoto problému je zamerit detekci na datove méne nárocné záznamy o IP tocích. Tato oblast nabízí nové moznosti analýzy, ale také prinásí problémy v podobe napr. nedostupnosti kvalitní anotované datové sady. V prezentaci se proto zamerím na aplikaci shlukové analýzy bez pouzití labelu, na moznosti jejího urychlení a vyuzití výsledku.
Radic rekonfigurace pro systémy odolné proti poruchám
V dnesní dobe se pro systémy odolné proti poruchám vyuzívají FPGA, protoze umoznují zmenu své konfigurace po detekci poruchy a tudíz obnovení puvodní funkce. Setkat se s nimi muzeme napríklad u letadel nebo kosmických zarízení. Ve vesmíru mají FPGA problém s radioaktivním zárením, které zpusobuje poruchu v podobe preklopení bitu jejich konfiguracní pameti. Dulezitou komponentou pro zajistení spolehlivosti je radic cástecné dynamické rekonfigurace, který je schopen obnovit správnou funkci systému po rozpoznání poruchy. Je nutné, aby i samotný radic byl odolný proti poruchám. V prezentaci budou predstaveny zpusoby k zajistení odolnosti proti poruchám a jejich vyuzití pro zabezpecení radice rekonfigurace.
Hledání Bent Booleovských funkcí pomocí paralelního LGP
Bent Booleovské funkce jsou jedním z primitiv nutných k tvorbe bezpecných kryptografických algoritmu. Zvysování jejich bezpecnosti vyzaduje pouzití Bent funkcí s vyssím poctem vstupu, který snizuje jejich relativní cetnost a výrazne zvysuje nárocnost jejich nalezení. Jedním z v soucasnosti pouzívaných prístupu resení tohoto problému je genetické programování, které se jiz dríve ukázalo jako pouzitelné, ale trpí problémy se skálovatelností. Prezentace predstaví nový zpusob resení problému pomocí paralelizovaného lineárního genetického programování prekonávající drívejsí prístupy.
Akcelerace správy front v hardwaru
Abstrakt: Správa front paketu v síových prvcích je klícovou funkcionalitou k zajistení kvality síových sluzeb (QoS). S narustající rychlostí síových linek vsak vzrustají i nároky na výpocetní výkon a velikost front. Z tohoto duvodu je tato funkcionalita akcelerována v hardwaru, nejcasteji jako specializovaný ASIC s integrovanou pametí. Funkcionalita techto resení je vsak omezena jen na nekolik predem definovaných algoritmu správy front. V prezentaci bude predstaven architektura správy front, která umoznuje uzivatelskou definici algoritmu správy front a která pro realizaci front vyuzívá externí pame DRAM.
Framework DPDK v úloze NFV a jeho akcelerace
S narustající rychlostí síových linek narustají také nároky na zarízení pro jejich zpracování. Specializovaná HW resení jsou schopná zpracovat rychlosti az 100 Gbps avsak jejich nasazení muze být nákladné. Pro rychlosti 10 a 40 Gbps je se jeví jako jedna z mozností pouzití virtualizace síových funkci (NVF), kterou lze provozovat na bezne dostupném serverovém HW. Vlastní zpracování pak muze zajistit SW resení jako napríklad framework DPDK. V prezentaci se tedy zameríme na dostupné moznosti vyuzití DPDK pro úlohu NFV, a také moznosti dalsího urychlení za pomocí HW.
Case Study on Temporal Parallelization of Ultrasound Waves Propagation
This presentation provides a brief overview of two numerical methods that can be used to implement temporal parallelism, ParaREAL and PFASST. Their suitability for ultrasound wave propagation, as an extension to the k-Wave toolbox, is discussed.
Optimalizácia a paralelizácia klasifikácie paketov pomocou DCFL
Klasifikácia paketov na vysokých rýchlostiach (100 Gbps a viac) patrí medzi kzúcovú funkcionalitu mnohých sieových zariadení. V prezentácii bude predstavená hardvérová architektúra klasifikácie paketov zalozená na algoritme DCFL a techniky pouzité na optimalizáciu a paralelizáciu tejto architektúry. Prezentované techniky umoznujú skálova priepustnos za cenu zvysujúcich sa pamäových nárokov. Hlavným prínosom je schopnos maximalizova priepustnos architektúry pre obmedzené mnozstve pamäti alebo naopak minimalizova spotrebu pamäových zdrojov pri garantovaní urcitej prieputsnosti.
Functional Genetic Programming with Host Language Combinators
The automatic computer program generation is a complex job mainly due to the wast state space. By utilizing evolutionary design and purely functional programming techniques the state space can be dramatically reduced. The work focuses on using combinatorial calculus to greatly simplify genetic operators and exploitation of purely functional techniques such as strong static typing and referential transparency to evolve complex computer programs.
Prezentace tezí disertacní práce:
Odolnost proti poruchám v HLS pomocí úprav vstupní
specifikace
Stále
casteji jsou vyuzívány metody návrhu císlicových systému
pomocí vysokoúrovnové syntézy, High-Level Synthesis (HLS).
Vstupem HLS je specifikace algoritmu, napr. v nekterém vyssím
programovacím jazyce, výstupem HLS je popis obvodu na úrovni RTL.
V prezentaci predstavím strucný úvod do problematiky a
novou metodu zavádející odolnost proti poruchám do HLS pomocí
úprav na úrovni vstupní specifikace. Dále bude uvedeno
vyhodnocení metody v jejím soucasném stavu na prípadové
studii.
Prezentace tezí disertacní práce: Pattern-matching in high-speed computer networks
Hledání retezcu je klícovou operací v aplikacích pro monitorování a zajistení bezpecnosti pocítacových sítí. Soucasne rostoucí objem dat prenásených po sítích vyzaduje pouzití síových linek s vysokou propustností, pricemz na páterních spojích se zacínají pouzívat síové linky s propustností 100Gb/s. Hledání retezcu je casove nárocná operace, která na techto rychlostech vyzaduje hardwarovou akceleraci. Problémem publikovaných hardwarových architektur navrzených pro hledání retezcu je, ze je nelze skálovat na propustnost 100Gb/s. Prezentace predstavuje slabiny publikovaných hardwarových architektur a predstavuje novou architekturu skálující na propustnost 100Gb/s a výse.
Prezentace tezí disertacní práce: Vývoj vedeckých aplikací akcelerovaných pomocí GPU clusteru
Na seminári bude predstavena nová aproximacní metoda dekompozice domén pro Fourierovy spektrální metody resení PDE v kontextu sírení ultrazvukových vln. Duraz bude kladen na skálovatelnost a efektivitu metody na moderních superpocítacových architekturách s vyuzitím akcelerátoru.
Prezentace tezí disertacní práce: Evolucní algoritmy pro priblizné pocítání
V poslední dobe je kladen stále vetsí duraz na snizování energetické nárocnosti elektronických obvodu. Jedním z mozných resení tohoto problému muze být priblizné (aproximacní) pocítání, které vychází z predpokladu, ze v mnoha bezných aplikacích není nutné trvat na absolutní presnosti vsech výpoctu. Napríklad u multimédií lze chyby tolerovat díky nedokonalostem lidských smyslu, cehoz se vyuzívá napríklad v algoritmech pro kompresi obrazu ci zvuku. Nosnou myslenkou priblizného pocítání je, ze pokud budeme tolerovat jistou chybu ve výpoctu, muzeme vytvorit výkonnejsí a energeticky úspornejsí zarízení. Jednou z mozností, jak tvorit priblizné obvody, je pouzití genetického programování, nevýhodou tohoto prístupu je vsak spatná skálovatelnost a dlouhá doba výpoctu. Slozitejsí obvody lze evolucne navrhovat napríklad tak, ze se rozdelí na mensí cásti, které se pak vyvíjejí samostatne. Zde muze být nevýhodou, ze jednotlivé cásti neví o svém okolí. Ve své práci se chci zamerit na vyuzití koevolucních algoritmu, ve kterých se jednotlivé cásti vyvíjí samostatne v oddelených populacích, ale tyto populace spolu mohou interagovat. Pouzitím tohoto prístupu by tak melo být mozné dosáhnout lepsích výsledku nez pri pouzití bezných evolucních algoritmu.
ClassBench-ng: recasting ClassBench after a decade of network evolution
Internet evolution is driven by a continuous stream of new applications, as well as users driving the demand for these services. To keep up with this, a never-stopping research has been transforming the Internet ecosystem over the time. Technological changes/improvements on both protocols (the uptake of IPv6) and network architectures (the adoption of SDN) introduced new challenges for ASIC designers. In particular, IPv6 and OpenFlow increased the complexity of the rule matching problem, forcing researchers to build new packet classification algorithms able to keep pace with a steady growth of link speed. As a result, despite lots of research has been carried out over the last years, packet classification is still a hot topic.
The availability of small numbers of real rule sets and synthetic ones, generated with tools such as ClassBench, has boosted research in the IPv4 world. In this talk I will present ClassBench-ng, a new open source tool for the generation of synthetic IPv4, IPv6 and OpenFlow 1.0 rule sets showing similar characteristics of real ones. This tool was built upon results of an analysis of rule sets taken from current operational environments with the aim of meeting the requirements of nowadays researchers and boosting the rule matching research as ClassBench has done since ten years ago.
Evolucní návrh mikroprogramových architektur
Návrh mikroprogramových architektur muze být casove velmi nárocný. V prezentaci bude predstavena platforma pro automatizovaný návrh techto architektur spolecne s ukázkami resení navrzených touto platformou pro ruzné problémy. Hlavní výhodou prezentované platformy je predevsím moznost hledat resení problému z ruzných domén beze zmen platformy pouze urcením príslusných omezení a fitness funkce.
Pammoth - Fotoakustické snímkování prsou
Na seminári bude predstaven nove získaný projekt H2020 Pammoth a role výzkumné skupiny SC@FIT v tomto projektu. Cílem projektu Pammoth je vytvorit fotoakustický mamograf urcený k neinvazivnímu screeningu prsou za úcelem vcasné identifikace rakovinových lozisek.
Building a Feedback Loop to Capture Evidence of Network Incidents
Flow measurement is extremely useful in network management, however, in some cases it is vital to observe the packets in full detail. To this end, we propose combining flow measurement, packet capture and network behavioral analysis. The evaluation of the proposed system shows its feasibility even in high-speed network environment.
Preprogramovatelná architektura pro vyhledávání retezcu popsaných regulárními výrazy v FPGA
V prednásce bude predstavena architektura pro vyhledávání retezcu popsaných regulárními výrazy v FPGA, jenz pro zmenu mnoziny regulárních výrazu nepotrebuje provést rekonfiguraci FPGA. Pouzití této architektury je vhodné napríklad ve vestavených zarízeních zalozených na Xilinx Zynq, které musí být schopné samostatne zmenit mnozinu regulárních výrazu.
Optimalizácia verifikácie procesorov pomocou genetického algoritmu.
V prezentácii strucne predstavím, akým spôsobom prebieha verifikácia procesorov v spolocnosti Codasip a aké verifikacné nástroje vyvinul môj tím za posledných 5 rokov. Dalej ukázem nové výsledky môjho optimalizacného algoritmu, ktorý som navrhla v rámci mojej dizertacnej práce a ktoré práve spisujem do casopiseckej publikácie.
Schuze UPSY
informace o projektech, publikování, cinnostech na UPSY.
Logická syntéza polymorfních obvodu
Na prezentaci uvidíte výsledky mé cinnosti za posledního pul roku, týkající se návrhových metod polymorfní elektroniky. V soucasnosti pracuji na implementaci syntézní metodiky pracující s And-Inverter grafy, jejíz princip bude vysvetlen. A protoze máme pred Vánocním vecírkem, na odlehcení promítnu zázitky z Ameriky.
Ambipolární tranzistory pro multifunkcní obvody
V rámci prezentace budou predstaveny výsledky experimentu s tranzistory, které vykazují mabipolární chování. Dále bude zmínen systém pro automatizaci charakterizace a analýzy vzorku organických tranzistoru, který byl vyvinut ve spolupráci s týmem prof. Weitera z FCH VUT.
Nekonvencní technologie pro císlicové systémy
V soucasné dobe je
vetsina výpocetních stroju zalozena na prvcích na bázi
anorganických polovodicu, jako je kremík. Takovými prvky jsou
tranzistory v roli spínacích prvku, z nichz se staví logická
hradla, realizující základní boolovské funkce. Z hradel se
pomocí prostredku syntézy sestavují slozitejsí obvody, které
jiz mohou realizovat algoritmus nebo výpocet. Pro návrh takové
elektroniky jsou známy automatizované postupy a také resení
realizující radu potrebných funkcí.
Na úrovni
tranzistoru i hradel vsak existují alternativní resení, která
mohou do systému, v nemz jsou pouzita, prináset urcité
výhody. Na techto úrovních lze ovlivnit fyzikální vlastnosti
výsledného produktu (nároky na výrobní technologie, rozmery,
rychlost obvodu, apod). To muze prináset výhody v moznosti
nových aplikací, konvencní elektronikou jen obtízne
dosazitelných, ci úsporu a lepsí vlastnosti aplikací
existujících. Mezi nekonvencní technologie lze pocítat obvody
zalozené na organických polovodicích, realizované metodami
inkoustového tisku, vyuzití netradicních a biologických
materiálu, polovodicové prvky na bázi grafenu, nanotrubicek a
dalsí, na úrovni hradel pak polymorfní elektronika. Polymorfní
elektronika a její principy mohou být uplatneny tam, kde chování
základních struktur bude promenné s ohledem na dalsí parametry.
Evolucní návrh na úrovni LUT
Evolucní návrh císlicových obvodu lze provádet na ruzných úrovních, od tranzistoru po funkcní jednotky. V prezentaci se zamerím na návrh na úrovni LUT, zejména na jeho efektivní implementaci.
Náplní prezentace je predstavení práce zabývající se vyuzitím techniky funkcní verifikace jako nástroje pro overování metodik pro zajistení odolnosti proti poruchám v systémech zalozených na FPGA. Predstaven je procesu overování odolnosti proti poruchám, který je rozdelen do trí fází: (1) klasická funkcní verifikace, (2) funkcní verifikace vyuzívající FPGA a injektor poruch a (3) sledování vlivu poruch na mechanickou cást. Kazdá z techto fází vyzaduje specifické verifikacní prostredí a vyuzívá ruzné principy. Budou také prezentovány experimenty odpovídající jednotlivým fázím, tedy sledování vlivu poruch na elektronickou, ale i mechanickou, cást experimentálního elektro-mechanického systému.
Generování testovacích stimulu zalozené na pravdepodobnostní gramatice
V rámci své prezentace prestavím dalsí cinnosti na disertacní práci, které se týkají zobecnení navrzeného generování testovacích stimulu s vyuzitím pravdepodobnostní gramatiky a constraints. Constraints zajisují dynamickou zmenu pravdepodobností pro aplikaci prepisovacích pravidel, díky cemuz je generován validní testovací stimul pro daný systém.
Modelling biomedical ultrasound
Astract: Modelling the propagation of ultrasound waves in the human body has many applications, from reconstructing images to planning treatments using ultrasound therapy. In this talk, I will discuss the steps required in developing a numerical model, including forming equations that capture the physics of interest, applying appropriate numerical methods to solve these equations, developing computer codes for different computer architectures, and performing experimental validation. To create useful models, each of these steps and the corresponding constraints must be carefully considered. Using these steps as a blue-print, I will then discuss the development of k-Wave, a MATLAB toolbox that we have developed for modelling ultrasound waves in the body.
Biography: I am an EPSRC Early Career Fellow and lead the UCL Biomedical Ultrasound Group with Dr Ben Cox. My research sits at the interface between physical acoustics, biomedical ultrasound, numerical methods, and high performance computing. In particular, I am interested in developing fast and accurate models of how ultrasound waves travel through the human body. This involves studying many interesting acoustic phenomena from a physical perspective, and then devising novel ways in which these can be captured by a numerical model. Much of my work has been released as an open-source acoustics toolbox for MATLAB called k-Wave. These models have important applications in both ultrasound and photoacoustic imaging, and dosimetry and treatment planning for ultrasound therapy. I work with a multidisciplinary team, and currently collaborate with researchers from a range of backgrounds, including mathematics, physics, computer science, radiology, haematology, oncology, and neurology.
Pokrocilý paralelní kopulový algoritmus EDA
Zabývám se paralelními algoritmy EDA zalozenými na teorii kopulí a za vyuzití migrace modelu. V prezentaci ukázu aktuálne publikované výsledky, popísu soucasný stav svého výzkumu a nastíním plány do budoucna.
Softwarove rízené monitorování síového provozu
V prezentácii zhrniem aktuálny postup riesenia dizertacnej práce. Zameriam sa na postup v spisovaní samotného textu práce a casového plánu jeho kompletného dokoncenia a odovzdania.
Evolucní návrh v technické analýze FOREXu
Nástroje technické analýzy tvorí podstatnou cást metod pouzívaných v automatizovaných systémech k plánováni obchodních operací ci k odhadu budoucího vývoje. Obsahem prezentace bude popis metody zalozené na kartézském genetickém programování pro návrh a optimalizaci indikátoru za úcelem zvýsení spolehlivosti predikce.
Framework pro zpracování bio-signálu
Prezentace bude zamerena na zpracování, detekci, a vizualizaci specifických projevu v biologických signálech, predevsím inter-iktálních spiku v iEEG, ovsem prezentovaný framework je obecne pouzitelný i pro dalsí typy detekovaných projevu (napr. HFO v iEEG, QRS komplexy v EKG, atd.) i signálu (EKG, EEG, myo-elektrické signály, a dalsí)
DPDK pro rychlé zpracování paketu na ZynqMP
Platforma Xilinx ZynqMP prinásí nové vlastnosti a tedy i moznosti pro implementaci síových aplikací s vysokou propustností a nízkou spotrebou. Jedná se systém na cipu (System-on-Chip) se ctyrmi jádry ARM Cortex-A53, které mají nízkou spotrebu, ale také pomerne nízký výkon, ve srovnání s high-end procesory. DPDK je knihovna, která primárne snizuje rezie operacního systému pro práci se síovými zarízeními a tím umoznuje dosahovat vysokých propustností na výkonných procesorech i bez speciální hardwarové akcelerace. Pouzití DPDK na platformách jako je Xilinx ZynqMP dovoluje snízit pocet cyklu potrebných pro zpracování kazdého paketu a zároven dovoluje presunout cást výpoctu do hardware. V prezentaci nastíním aktuální postup pro portaci DPDK na tuto platformu, poukázu na potenciální úzká místa a moznosti jejich akcelerace.
Evolucní hardware v síových aplikacích
V prezentaci predstavím vyuzití evolucních algoritmu v oblasti návrhu a optimalizace vybraných síových aplikací, u kterých se zameruji zejména na optimalizaci zpozdení. Dále budou predstaveny doposud dosazené výsledky a první výsledky s vyuzitím multikriteriální optimalizace.
Automatický návrh ruzne velkých aproximacních radicích sítí s garancí chyby
Prestoze hardwarové radicí obvody jsou velmi výkonné, jejich plocha na cipu výrazne roste s pribývajícím poctem vstupu. V rámci semináre predstavím skálovatelnou metodu konstrukce radicích sítí, která umoznuje vytváret výkonné a nízkopríkonové implementace. Navrzený prístup vyuzívá toho, ze rada aplikací toleruje drobné chyby na výstupu. Pomocí navrzené metody byly získány implementace pro ASIC a FPGA obvody, které zabírají méne plochy na cipu a spotrebovávají méne energie. Tento prístup byl prezentován na konferenci PATMOS zamerené na návrh obvodu s nízkým príkonem, která je s více nez 26 letou historií jedna z nejvýznamnejsích Evropských událostí v tomto oboru.
Univerzální FPNN
Prezentace se bude zabývat úpravami modelu FPNN pro maximální univerzálnost vyuzití v aproximacích neuronových sítí.
Vysoce nárocné výpocty na nízkopríkonových architekturách
Téma mé DP se nyní více stácí k metodám optimalizace spotreby systému za behu algoritmu. V krátkosti zprezentuji motivaci, soucasný stav a jiz dríve prezentované výsledky, a porovnám je s aktuálními daty namerenými na ARM kitu Samsung Odroid XU4.
- Michal Kekely, Marek Kidon, Jan Kucera, Richard Pánek, Roman Vrána, Jan Wrona
- Jakub Budiský, Marta Cudová, Jan Drazil, Tomás Fukac, Jakub Husa
|
Datum |
Prednásející |
|
6. kvetna |
Dvorácek, Wiglasz, Grochol, Kesner, Mrázek, aloudek |
|
13. kvetna |
Krobot, Lojda, Krcma, Cekan, Podivínský, Szurman, Miculka |
|
20. kvetna |
Nevoral, Crha, imek, Tesar, Kovácik, Kosar |
|
27. kvetna |
Kremel, Matousek, Kekely, Viktorin, Bartos, Matousek |
|
3. cervna |
Husák, Dvorák, Kadlcek, Vaverka, Nikl, Hyrs |
|
10. cervna |
Hrbácek, Slaný, Drahosová, Petrlík, Minarík, Korcek |
Data mining ve sluzbách evolucní optimalizace
Prednáska se bude týkat black-box optimalizace, tj. optimalizace funkcí, pro nez nemáme explicitní ani implicitní analytické vyjádrení, ale hodnoty získáváme merením nebo pomocí experimentu, a uz reálných ci simulovaných. Pro black-box optimalizaci se vetsinou pouzívají evolucní algoritmy, úspesné díky slabým predpokladum o optimalizované fitness. Velký pocet vyhodnocení black‑box fitness, který vyzadují, je vsak problémem v situacích, kdy získání jejích hodnot je casove nárocné a/nebo nákladné. K resení tohoto problému se zhruba 15 let pouzívá data mining, aplikované na data z dosavadního prubehu optimalizace. Jeho výsledkem je náhradní model black‑box fitness, který vetsinu jejích vyhodnocení eliminuje. V prednásce budou diskutovány náhradní modely zalozené na dopredných neuronových sítích, gaussovských procesech a náhodných lesech.
Bio: Martin Holena vystudoval aplikovanou matematiku na FJFI (fakulte jaderné a fyzikálne inzenýrské) CVUT a pravdepodobnost a matematickou statistiku na MFF (matematicko-fyzikální fakulte) UK. Doktorát z kybernetiky získal v Ceskoslovenské akademii ved, habilitoval se v teoretické informatice na MFF UK. Pracuje jako vedoucí vedecký pracovník Ústavu informatiky AV CR, je clenem rady ústavu. Jako prednásející a skolitel doktorandu pusobí na MFF UK, FJFI CVUT a FIT (fakulte informacních technologií) CVUT.
Hlavním odborným zájmem Martina Holeni je data mining a jeho aplikace, zejména interpretabilita modelu a vyuzití metod výpoctové inteligence, konkrétne fuzzy logiky, evolucních algoritmu a umelých neuronových sítí. Od doby svých postdoc-pobytu na univerzitách v Paderbornu (1993-95) a Magdeburgu (1996-8) intenzivne spolupracuje s nemeckými vysokými skolami a výzkumnými ústavy na aplikacích metod data mining v biologii, chemii a materiálových vedách. Je autorem více nez 150 publikací, vcetne 1 monografie a 34 casopiseckých clánku.
Pokroky v evoluci celulárních automatu
V rámci príspevku bude predstavena metoda pro evolucní návrh komplexních vícestavových celulárních automatu (CA) pomocí tzv. podmínkových pravidel. Prípadové studie, na nichz byla metoda primárne overována, zahrnují úlohy netriviální replikace struktur, návrh pohybujících se objektu, vývoj obrazcu (to vse v 2D CA) a generické algoritmy výpoctu druhé mocniny prirozených císel v 1D CA. Jedná se o problémy, jejichz resení bylo velmi problematické ci dokonce neúspesné pri pouzití dosud známých technika návrhu CA. Hlavní cást prezentace bude zahrnovat animace vybraných resení v CA, pricemz bude ukázáno, jak v nekterých prípadech je evoluce schopna dojít k výrazným inovacím ve srovnání s existujícími reseními.
Approximate computing na UPSY
V rámci prezentace budou shrnuty aktuální výzkumné aktivity skupiny evolvable hardware v oblasti priblizného pocítání na ruzných úrovní pocínaje obvody implementovanými na úrovni tranzistoru a konce aproximacemi v neuronových sítí.
Akcelerace ve vysokorychlostních sítích a datových centrech
V rámci prezentace budou shrnuty aktuální výzkumné aktivity skupiny akcelerovaných síových technologií, cíle aktuálne resených projektu. Soucasne budou predstaveny nové smery výzkumu zamerené zejména na oblast datových center a virtualizaci síových funkci (NFV). Bude krátce predstaven jazyk P4 a jeho vyuzití v kontextu NFV a hardwarové akcelerace.
Bioinformatika@FIT
Prezentace bude zamerena na prehled výzkumu v oblasti bioinformatiky, který je na FIT realizován ve spolupráci s nekolika externími pracovisti (Biofyzikální ústav AVCR, Loschmidtovy laboratore, Ústav biomedicínského inzenýrství FEKT). Strucne budou predstaveny následující témata: vyhledávání sekundárních struktur DNA, analýza repetitivních oblastí eukaryotních genomu, metagenomika a vyhledávání príbuzných enzymu, proteinové inzenýrství a stabilizace proteinu.
Automatizace návrhu systému odolných proti poruchám
Se zvysujícím se
stupnem integrace na cipu a rostoucí slozitostí vyvíjených
systému dochází také ke snizování jejich spolehlivosti. Krome
toho jsou na spolehlivost kladeny stále vyssí nároky.
Implementovat odolnost proti poruchám do techto systému muze
vsak být znacne slozité. Z tohoto pohledu by bylo zajímavé
vyvinout nástroj, který by tento úkol usnadnil jistou mírou
automatizace.
V prezentaci se pokusím predstavit úvod do
problematiky spolehlivosti ve hradlových polích FPGA s pametí
SRAM a nastínit základní myslenku, jak by zmínený nástroj pro
automatizaci návrhu systému odolných proti poruchám mohl
pracovat a jakých metod by mohlo být vyuzito.
Koevoluce plastických prediktoru fitness
Výpocetní nárocnost kartézského genetického programování lze snízit pomocí koevoluce prediktoru fitness, coz je malá podmnozina mnoziny trénovacích dat. Pro ruzné úlohy je výhodné pouzít ruznou velikost této podmnoziny. V této prezentaci bude predstaven princip automatické adaptace velikosti prediktoru na základe soucasného vývoje fitness kandidátních programu. Tento prístup byl experimentálne vyhodnocen na peti ruzných úlohách symbolické regrese.
Optimalizace distribuovaného dotazování dat o tocích
V prezentaci uvedu téma distribuovaného dotazování nad daty o tocích. Bude popsána architektura uvazovaného systému pro sber, ukládání a následnou práci s temito daty. Dále budou uvedeny moznosti optimalizací dotazování s cílem minimalizace doby odezvy dotazu, jakozto uvazované oblasti pro výzkum. Jednat se bude zejména o predvytvárení pohledu, vhodný zpusob tvorby indexu a automatickou konfiguraci techto optimalizací na základe cinnosti uzivatele.
Pattern matching v FPGA
Lokální dekompozice pseudo-spektrální simulace na clusteru GPU
Pseudo-spektrální simulacní metody dosahují vysoké presnosti pri nízkém rozlisení domény a výborné casové slozitosti O(N*Log(N)) (díky pouzití FFT). Nevýhodou techto metod je vsak globální propojení vsech bodu domény a omezení skálovatelnosti distribuovaných implementací. Na príkladu GPU implementace simulacního nástroje k-Wave ukázeme, jakým zpusobem je mozné toto omezení obejít pomocí lokální dekompozice simulované domény.
Senzorické bezdrátové síte s ohledem na nízký príkon
Tématem prezentace je seznámit s tématem disertacní práce - Architektury s nízkým príkonem. Konkrétne se jedná o vytvorení senzorické bezdrátové síte. Bude diskutován výber jednotlivých prvku, které jsou potreba pro pri návrhu bezdrátové síte - protokol, frekvence bezdrátové síte, topologie síte, výber procesoru, baterie, antény, rozmístení senzoru... Dalsím bodem bude krátké predstavení projektu do kurzu PDD, kde jsem resil techniky pro snizování príkonu na CPU na clusteru Anselm.
Evolucní aproximace v detektorech hran
Prezentace pojedná o evolucní aproximaci scítacek a jejich porovnání s presnými a konvencními verzemi. Tyto nepresné scítacky budou vyuzity v detektoru hran. Bude porovnána aproximace v konvencním a evolucne navrzeném Sobelove operátoru.
Prediktory fitness s adaptivní velikostí
Kartézské genetické programování se pouzívá v mnoha aplikacních doménách, jakou je napríklad evolucní návrh obrazových filtru. Evolucní návrh je obvykle výpocetne velmi nárocnou metodou, pri níz je typicky nejnárocnejsí proces výpoctu fitness. Koevoluce prediktoru fitness s kartézským genetickým programováním byla predstavena jako metoda, pomocí níz lze dosáhnout snízení nárocnosti a frekvence výpoctu fitness. Prediktor fitness je malou podmnozinou mnoziny trénovacích vektoru, jeho výhodná velikost vsak závisí na resené úloze. V této prezentaci budou predstaveny prístupy k adaptaci velikosti prediktoru v prubehu resení zadané úlohy.
Charakteristika síových útoku a modelování reputace IP adres
Detekce síových anomálií a bezpecnostních incidentu s vyuzitím DNS dat
Prezentace projednává moznosti vyuzití DNS dat z toku a rovnez jejich cástí z aplikacní vrstvy pro detekci síových anomálií a moznosti zefektivnení stávajících metod. Zamerení tohoto cíle je na známé techniky jako DNS Tunneling, DNS Amplification, skodlivé domény a napr. sírení SPAMu. Z velké cásti sa zameruje na vyuzití reverzních PTR záznamu, které se vyuzívají jako nástroj pro FCrDNS. Analýzou PTR provozu a korelací monitorovaných dat s provozem aplikacních protokolu je mozné odhalit radu anomálií.
Multifunctional Logic Circuits based on Advanced Nanoscale Materials - cvicná obhajoba tezí DP
Initial purpose of this presentation is to clarify the rationale behind the need to find an alternative path how to properly address at least some of the most crucial shortcomings of CMOS-based conventional digital circuits. Main attention will be given to the possible ways how to extend the traditional abstraction of simple switching elements (i.e. transistors) by means of adopting the nanoscale materials likes silicon nanowires (Si-NWs), carbon nanotubes, graphene nanoribbons, organic polymers and other emerging structures and materials.
One of the key aspects in this perspective is the controllable ambipolar operation of such post-silicon devices, or at least some of them. This feature basically unlocks the possibility to prepare an efficient realization of contemporary digital circuits and also introduce an alternative path based on the adoption of multifunctional circuitry paradigm. Finally, the expected direction of research activities, which should finaly result into dissertation thesis, will discussed along with some of the achieved results.
Neuronové síte a odolnost proti poruchám - cvicná obhajoba tezí DP
Náplní prezentace bude prurez technik zvysování odolnosti neuronových sítí proti poruchám a dále vysvetlení plánovaného vyuzití rozsíreného konceptu FPNN a dynamické rekonfigurace pro implementaci odolných neuronových sítí v hradlových polích.
Evolucní hardware v síových aplikacích - cvicná obhajoba tezí DP
Pocítacové síte jsou v poslední letech vyuzívány stále vetsím poctem zarízení a uzivatelu. S tím roste mnozství dat, které musí být preneseny. S rostoucím mnozstvím dat se musí prizpusobovat technologie umoznující prenos dat, aplikace starající se o provoz síte, sledování stavu síových prvku, monitorování provozu a systému zajisujících bezpecnost. U dnes pouzívaných vysokorychlostních sítí s propustností az 100Gb/s, je stále castejsí vyuzívání hardwarové akcelerace. Návrh hardwarových komponent je mozný pomocí konvencních metod, které vyzadují perfektní znalost problematiky, nebo vyuzitím technik evolucního návrhu, které nevyzadují tak perfektní znalost problematiky, ale dovolují v nekterých prípadech dosáhnout lepsích parametru systému. V této práci predstavím vyuzití evolucních technik k návrhu nebo optimalizaci vybraných síových aplikací. Dále predstavím doposud dosazené výsledky a cíle výzkumu.
Sebeopravující se masivne paralelní výpocetní systémy - cvicná obhajoba tezí DP
V prezentaci bude predstaven pojem "masivne paralení výpocetní systémy" zalozený na modelu celulárních automatu. Rovnez budou popsány problémy, které je treba vyresit pri vyuzití takových systému pro uzitecné výpocty v reálném svete, kde nemuzeme pocítat s dokonalou synchronizací hodinového signálu a absencí chyb. Dále bude predstavena dosavadní práce zabývající se práve problémem spolehlivosti techto výpocetních systému. Záverem dudou predestreny plány na dalsí prubeh studia.
Pokrocilé metody návrhu integrovaných obvodu - cvicná obhajoba tezí DP
Evolucní návrh obvodu je metoda, která pouzívá biologií inspirované prohledávací algoritmy pro syntézu a optimalizaci elektronických obvodu. Ackoliv evolucní návrh umoznil získat mnoho zajímavých výsledku, nemoznost dobré skálovatelnosti a nereflektování pozadavku na nefunkcní parametry (príkon, zpozdení, ...) zustává hlavní nevýhodou metody. V této práci predstvím výsledky a cíle výzkumu nových prístupu, které umoznují navrhovat a optimalizovat slozité císlicové obvody se snahou minimalizovat tyto nevýhody. Mimo jiné budou predstaveny výsledky snizování príkonu integrovaných obvodu s vyuzitím evolucního prístupu na ruzných úrovních.
Biological neuro-signla processing - cvicná obhajoba tezí DP
In order to push forward understanding of the brain, many different techniques are being applied. This work will focus on electrical signals measured directly from the brain, specifically on detection of certain signal events such as inter-ictal spikes, which are one of the essential biomarkers used for an epilepsy diagnosis and research, since it is believed, that spikes participates in epileptiform process. The inter-ictal spikes can be recorded also by the scalp EEG technique but for better localization of their source, usually for surgical treatment of epilepsy, it is necessary to acquire intracranial recordings by depth electrodes and/or subdural electrode grids. Recordings are usually acquired in more than hundred channels simultaneously, and recording process runs for several hours per patient. With reasonable 5 kHz sampling rate, the generated data are of enormous size. These data would have to be analyzed by medical doctors - neurologists manually. It makes the need for an efficient automated detector, with good precision and sensitivity, obvious. Several algorithms for spike detection, from scalp EEG, already exist. But algorithms for spike detection in intracranial EEG (iEEG) are much more scarce. When the need for computational efficiency, or in other words, fast data processing is required in such algorithm, because of enormous data size and/or need for real-time detection capability, we are practically reaching a blank spot, which will be addressed by this work.
High Performance Computing on Low Power Devices - cvicná obhajoba tezí DP
Nowadays, the power efficiency of modem processors is becoming more and more important next to the overall performance itself. In order to reach the Exascale era, much more energy-efficient hardware will have to be utilized. The same goes for software appplications. Many programming tasks and problems do not scale very well with higher number of cores due to being memory or communication-bound, therefore it is often not beneficial to use faster chips to achieve better runtimes. In this case, employing more efficient low power processors or accelerators and using static and dynamic techniques for hardware efficiency adaptation may be much more beneficial, mainly because it is possible to get the same results using much less energy and often without any significant performance penalties, given the algorithm is suitable for the low power architecture.
Nekonvencní elektronika - cvicná obhajoba tezí DP
V soucasné dobe se v oblasti elektrotechniky stále více diskutuje o nových technologiích, jmenovite nanotechnologiích, organických polovodicích, ambipolárních technologiích a s tím spojené polymorfní elektronice. Ta slibuje resit pozadavek na stále vetsí hustotu funkcionality integrovaných obvodu v závislosti na plose cipu, spotrebe, prípadne dalsích kritériích. Polymorfní elektronika se tedy intenzivne zkoumá, nicméne v pozadí zustává teoretický vývoj této oblasti. Pro polymorfní obvody totiz nelze pouzít bezné návrhové metody a logiku. Vetsina vedeckých skupin, zabývající se takovou elektronikou, proto pouzívá ruzné formy generických algoritmu, rozhodovacích stromu a podobne. Chybí vsak teoretický základ pro polymorfní elektroniku, logické vazby a v návaznosti na to pak rozhodnutí, pro jakou trídu aplikací je taková elekronika vhodná. Zacal jsem tedy zkoumat vlastnosti polymorfních obvodu a pokusil jsem se nastínit logické závislosti polymorfismu v elektronických obvodech. Toto je pomerne obsáhlá oblast, proto jsem se rozhodl venovat problematice vhodných prvku pro polymorfní elektroniku.
Rekonfigurovatelný soft-core procesor LEON3 odolný proti poruchám
Tématem prezentace bude vývoj rekonfigurovatelného soft-core procesoru LEON3 jako systému odolného proti poruchám. Tento systém bude vyuzit behem dalsích prací na tématu disertace pro overení mozností synchronizace stavu procesoru zabezpeceného pomocí TMR architektury po rekonfiguraci kopie obvodu, ve které byla detekována porucha.
Analýza reálných sad klasifikacních pravidel
V prezentaci budou predstaveny výsledky analýzy reálných sad klasifikacních pravidel, která byla provedena v rámci oprav a rozsirování nástroje ClassBench slouzícího ke generování syntetických datových sad urcených k testování algoritmu klasifikace síového provozu. V záveru prezentace bude také zmínen aktuální plán úkolu souvisejících s dokoncením disertacní práce.
Pametove efektivni rekonstrukce knihy objednavek v FPGA
Rekonstrukce knihy objednavek je klicovy ukon systemu pro obchodovani na burze, ktery vyzaduje hardwarovou akceleraci pro dosazeni co nejnizsi latence. Kniha objednavek je ovsem pametove narocna struktura, kterou neni mozne celou udrzovat na cipu FPGA. Proto jsme navrhli architekturu pro reseni tohoto problemu rozdelenim zpracovani mezi hardware a software, pricemz datova cesta kriticka pro latenci je zachovany v cipu FPGA. V teto prezentaci bude predstaveno vylepseni teto architektury, ktere efektivneji vyuziva pameti na cipu FPGA pro uchovani casti knihy objednavek.
Superpocítacové simulace sírení ultrazvuku v lidském tele
Realistické simulace sírení ultrazvukových vln v zivých tkáních nabízí siroký rozsah vyuzití. Velmi slibnou oblastí je fokusovaný ultrazvuk o vysoké intenzite pouzívaný v neinvazivní chirurgii k lécbe nádorových onemocnení ci zastavování vnitrního krvácení. Tato metoda pracuje na principu vysílání svazku soustredených paprsku ultrazvukových vln do tkáne. Akustická energie dosahuje v míste ohniska takové úrovne, ze zpusobuje bunecnou nekrózu, zatímco tkán mimo ohnisko ponechává bez poskození.
Pro úspesnou a setrnou lécbu je nutné precizne umístit ohnisko ultrazvukových vln. Presného zacílení je vsak velmi obtízné dosáhnout vzhledem ke zkreslení ultrazvukové vlny zpusobené pruchodem tkánemi o ruzných vlastnostech (vrstvy tuku, mekké tkáne, chrupavky a kosti). Zde prichází ke slovu pocítacové simulace, které poskytnou presné operacní plány pro konkrétního pacienta. Realistické simulace vsak vyzadují obrovské datovém mnoziny a výpocetní výkon, který jsou schopny poskytnout pouze superpocítacové systémy.
Jedním z moderních akustických simulacních systému je toolbox k-Wave (http://www.k-wave.org/), který vznikl jako rozsírení Matlabu v roce 2009 na University College London. V roce 2011 byl vývoj prenesen na Australskou Národní Universitu, kde jsem se k projektu pripojil i já.
Behem dvou let se povedlo vytvorit vysoce výkonnou implementaci v C++, která je schopna efektivne vyuzívat az 4096 procesorových jader. Tato implementace umoznila zvetsit velikost simulacní domény o tri rády, pri zachování realistické casové nárocnosti simulace. V roce 2013 byl vývoj toolboxu prenesen zpet do Evropy. V Londýne probíhá vývoj fyzikálního modelu, zatímco implementace, ladení a skálování probíhá na FIT VUT v Brne za podpory superpocítacových alokací v rámci projektu IT4I a PRACE.
V rámci prednásky budou predstavy kroky a úskalí, které vedly od vývoje první sekvencní verze az po vysoce efektivní paralelní variantu testovanou a produkcne bezící na predních superpocítacích sveta (Vayu, Raijin, HECToR, Emerald, Salomon). Dále budou prezentovány soucasné pokroky ve vyzití hybridních systému (GPU), ci nové techniky dekompozice, které by meli umoznit skálování za hranici 10.000 procesorových jader.
Formal Biochemical Space to Bridge the Gap Between Mathematical Modelling and Biology
The concept of Biochemical Space (BCS) makes a crucial methodological part of Comprehensive Modelling Platform, a general platform for computational modelling and analysis of biological processes, introduced as a concept for unambiguous representation of internally consistent reduced mathematical models of oxygenic photosynthesis and further refined to a general online modelling platform for complex biophysical processes. BCS provides a concise mapping of mathematical models to their biological description established at a desired level of abstraction. On theoretical end, we present BCS as a completely formal language with rigorously defined semantics by means of a simplified Kappa calculus. On the practical end, we show BCS models defined for metabolic, photosynthetic and circadian clock processes to demonstrate the usability of the language.
Na seminári bude predstavena technika optimalizace nefunkcních parametru programu, které jsou urceny k nasazení ve vestavených systémech zalozených na low-cost mikrokontrolerech. Cílem je redukovat príkon a dobu výpoctu za cenu zvýsení nepresnosti výpoctu. Navrzená metoda je zalozena na kartézském genetickém programování a vyhodnocena v návrhu aproximací mediánu, který je typicky pouzíván pro redukci sumu pri zpracování multimediálních dat. Dosazené výsledky ukazují, ze je mozné dosáhnout významného snízení príkonu, aniz bychom výrazne degradovali kvalitu výstupních dat.
Na seminári predstavím výsledky získané behem studijního pobytu na univerzite Purdue (USA). Budou predstaveny dve metody snizování príkonu neuronových sítí - metoda zalozená na tzv. multiplierless násobení a metoda vyuzívající nepresných pametí. Dále bude ukázána nove navrzená metoda, která vyuzívá nepresných násobicek navrzených pomocí evolucního prístupu.
Evolucní algoritmy a bezpecnost bezdrátových senzorových sítích
Bezdrátové senzorové síte (wireless sensor networks - WSN) se obvykle skládají z velkého mnozství senzorových uzlu - jednoduchých nízkonákladových zarízení s omezenými výpocetními zdroji, pametí i energií. Cílem WSN je sledovat rozsáhlejsí prostory - mohou monitorovat pohyb osob ci zvírat, merit teplotu ci vlhkost, detekovat pozáry atd. Vzhledem k tomu, ze WSN jsou nasazovány v otevrených prostorech, muze docházet k odposlechum komunikace, nebo útokum na WSN vyuzitím zarízení, která aktivne manipulují komunikovaná data. V prednásce si predstavíme moznost detekce techto útoku prímo senzorovými uzly v prostoru celé síte. To vsak prinásí zvýsené nároky na zdroje senzorových uzlu - zejména pame a energii. Na optimalizaci pouzitých parametru detekcního systému s ohledem na zdroje, ale také presnost detekce, vyuzíváme vlastní optimalizacní framework skládající se ze simulátoru a optimalizacní jednotky. Pro vlastní optimalizaci vyuzíváme multikriteriální evolucní algoritmy - NSGA-II a SPEA2, které poskytují mnozinu navzájem nedominovaných resení s ohledem na specifikovaná kritéria. Z techto resení je mozné vybírat a menit nastavení systému dle potreby. V prednásce bude predstaveno i dalsí vyuzití evolucních algoritmu v WSN - automatické generování protokolu pro amplifikaci bezpecnosti pomocí lineárního genetického programování a simulátoru. Tyto protokoly popisují, jak by mely být v WSN propagovány nové sifrovací klíce uzlum, jejichz klíce byly kompromitovány.
Martin Stehlík je clenem centra pro výzkum v oblasti kryptografie a bezpecnosti (CRoCS - Centre for Research on Cryptography and Security) na Fakulte informatiky Masarykovy univerzity, kde v soucasné dobe dokoncuje doktorské studium. Jeho hlavní oblastí zájmu je bezpecnost bezdrátových senzorových sítí, kde je autorem ci spoluautorem sesti mezinárodních publikací. V rámci centra CRoCS se podílel na vývoji bezpecnostní platformy poskytující bezdrátovým senzorovým sítím ochranu pred pasivními i aktivními útoky. Zejména se venuje systému pro detekci pruniku, který je optimalizován pomocí evolucních algoritmu a distribuovaných simulací. Martin Stehlík spolupracoval s prumyslovými partnery i v jiných oblastech bezpecnosti, napríklad detekce spamu.
V prezentácii zhrniem aktuálny stav riesenia dizertacnej práce so zameraním sa na posun vykonaný od spísania a prezentovania téz.
V prezentaci shrnu práci za uplynulé 2 roky doktorského studia se zamerením na poslední rok. Zejm. se jedná o vyuzití systému DPDK pro rychlé prijímání a odesílání paketu na platforme ARM, dále o potenciálne výhodnou akceleraci algoritmu Binary Search on Prefix Lengths (BSPL) a také novými moznostmi DMA prenosu ve vyvíjeném frameworku pro architektury s integrovaným FPGA na cipu.
V disertacní práci se zabývám polymorfními obvody a jejich návrhem. Prezentace predstaví návrhovou metodiku a budou prezentovány nedávné dosazené výsledky.
V prezentaci predstavím aktuální stav resení disertacní práce, která se zabývá evolucními algoritmy pro priblizné pocítání. Zejména se zamerím na multikriteriální návrh aritmetických obvodu.
V prezentaci ukázu aktuální stav resení své disertacní práce. Vysvetlím nás prístup k paralelizaci EDA (tzv. ostrovní model s migrací pravdepodobnostních modelu) a strucne pripomenu matematický pojem kopule.
V cásti své disertacní práce se zabývám schopností adaptace CGP v promenném prostredí. Budou prezentovány nedávné dosazené výsledky. Soucástí prezentace bude prehled stavu disertacní práce.
V prezentaci shrnu dosazenou práci za uplynulé 2 roky doktorského studia a predstavím budoucí plán prací, který se orientuje prevázne na generování programu pro procesory. Popis techto programu plánuji resit pomocí jiz existujícího jazyka.
V rámci prezentace predstavím aktuální stav resení disertacní práce na téma vyuzití funkcní verifikace pro overování metodik pro zajistení odolnosti proti poruchám. Bude zde predstaveno verifikacní prostredí pro experimentální elektro-mechanický systém, kterým je robot pro hledání cesty v bludisti a jeho rídicí jednotka. Zmíneny budou také plány na rozsírení tohoto verifikacního prostredí a jeho propojení s rídicí jednotkou robota na FPGA. Soucasne bude také uvedeno verifikacní prostredí pro procesor bezící na FPGA, který plánuji vyuzít jako dalsí experimentální rídicí jednotku robota
- Michal Risa, Michal Wiglasz, Filip Vaverka, Pavel Vampola.
- Petr Dvorácek, Jirí Husák, Pavel Krobot, Denis Matousek
|
Datum |
1. prednásející |
2. prednásející |
|
7. kvetna |
RDID |
Grochol, Kesner, Mrázek, Slaný, Hrbácek, Zamba, Szurman |
|
15. kvetna |
RDID |
Petrlík, ikulová, Minarík, Korcek, Nikl, Kadlcek |
|
22. kvetna |
RDID |
Krcma, Cekan, Podivínský, imková, Kastil |
|
29. kvetna |
RDID |
Kovácik, Viktorin, Kosar, Crha, imek, Tesar |
|
5. cervna |
RDID |
Kekely, Dvorák, Bartos, Matousek, Miculka, Hyrs, Tríska, aloudek |
With the growing complexity of cyber-physical systems, industry relies on proper architectures and design guidelines for successful product development. For markets with safety requirements there is a particular need for architectures that allow a deep and thorough understanding of the system behavior. The Time-Triggered Architecture (TTA) as initially developed at the Technical University of Vienna and further cultivated by TTTech is such an architecture. In this paper we give an overview of the TTA and describe its application in an industrial context.
Wilfried Steiner is Corporate Scientist at TTTech Computertechnik AG and Leader of the research team TTTech Labs. He holds a degree of Doctor of Technical Sciences from the Vienna University of Technology, Austria. His research is focused on the development of algorithms and services that enable dependable communication in cyber-physical systems and applied formal methods.Deterministic System Design with Time-Triggered Technology
When considering a three phase electrical grid, in an ideal
situation:
- all voltages have a sinusoidal shape,
- all
phase voltages have the same magnitude,
- the magnitudes of the
voltages are constant with respect to time,
- the phase
differences between the voltages equal 120°,
- the grid
frequency is constant with respect to time.
In a real grid, deviations can occur with respect to all these ideal conditions. It is important to know the origin of these power quality problems, the consequences and the solutions to these problems.
V mém príspevku shrnu své výsledky a cinnost za zimní semestr, pohovorím o své soucasné práci a plánech do budoucna, zmíním svuj príspevek na konferenci DDECS 2015 a také projekt jehoz se úcastním.
Simulace nástroje k-Wave mohou trvat az desítky hodin i pri pouzití cca 1000 výpocetních jader. Nejvetsí procento výpoctu zaberou rychlé Fourierovy transformace, pocítané pomocí 1D dekompozice, tedy maximální pocet jader je limitován délkou nejdelsí strany 3D domény. Hybridní MPI/OpenMP 2D dekompozice dokáze posunou skálovatelnost dále díky
dekompozici domény podél dvou os, a zároven je lépe prizpusobena architekture dnesních superpocítacu díky vyuzití jak distribuované, tak sdílené pameti. Tento prístup dokáze skálovat témer lineárne az do 16 tisíc jader a umoznuje pocítat na vetsích doménách díky rozlození pameových nároku na vetsí pocet jader
Hlubsí diagnostika pacientu, u kterých byla objevena epilepsie vyzaduje nahrávání skalpového EEG signálu z rádove desítek elektrod, který musí být následne analyzován. Manuální analýza takovýchto nahrávek neurology je velmi zdlouhavá, coz také omezuje délku nahrávání. Mimo jiné manuální vyhodnocení se lisí pozorovatel od pozorovatele. Existující automatické detektory spiku v mezi-záchvatových stavech mají ruzné úrovne spolehlivosti a také výpocetní casové nárocnosti. Pro zpracování skalpových nahrávek se casto pouzívá downsampling, za úcelem kompenzovat casovou nárocnost algoritmu, az na úrovne 250-100 Hz. U intra-craniálních nahrávek, které mají znacne lepsí rozlisení a nizsí úrovne sumu se tudíz pouzívá downsampling na znacne vyssí frekvence cca. okolo 5 KHz, coz pri velkém poctu kanálu ~ 150 a znacne delsích nahrávkách v rozsahu hodin, zvysuje nároky na výpocetní efektivitu detektoru. Podíváme se na to, jakým zpusobem je mozné takové detekce delat, jak jsou na tom nekteré zpusoby z hlediska efektivity a také jakým zpusobem je mozné zlepsit spolehlivost a citlivost detektoru.
Computers or computer based systems play a crucial role in people's everyday lives, embedded systems can be found almost everywhere. More and more applications area able to tolerate inaccurate or incorrect computations to a certain extent due to imperfections of human senses, statistical data processing, noisy input data etc. At the same time, power efficiency is becoming increasingly important property of computing platforms, especially because of limited power supply capacity of embedded devices. Approximate computing, an emerging paradigm, takes advantage of relaxed functionality requirements to make computer systems more efficient in terms of energy consumption, computing speed or complexity. Error resilient applications can achieve significant savings while still serving their purpose with the same or a slightly degraded quality.
The complexity of computer systems is permanently growing and thus, automated design tools have to deal with more and more complex problems specified on higher level of abstraction than before. The same holds true for approximate computing. Even though new methods are emerging, there is a lack of methods for approximate computing offering a numerous set of trade-off solutions. Evolutionary algorithms (EAs) have been confirmed to bring innovative solutions to complex problems. Recently, complex digital circuits have been optimized by means of EAs while the scalability of the methods has been improved substantially. The goal of this report is to analyze existing approximate computing techniques and evolutionary computation methods, identify open problems that need to be solved, isolate the topic of the Ph.D. thesis and set up a plan how to solve the problems.
Tato práce se zabývá polymorfními obvody, coz jsou císlicové obvody schopné realizovat dve a více logických funkcí v závislosti na stavu okolního prostredí. Multifunkcnost je zajistena speciálními multifunkcními hradly (polymorfními hradly), která mení svoji funkci, zatímco zapojení obvodu je stále stejné. V této práci jsou predstaveny dve návrhové metodiky pro návrh polymorfních obvodu. Obe navrhované syntézní metodiky pracují s booleovskou reprezentací navrhovaných funkcí. První metodika je vhodná pouze na konkrétní trídu funkcí, zatímco druhá metodika je schopna navrhovat polymorfní obvody z libovolných logických funkcí. Hlavní výhodou druhé metodiky je jasný a prímý algoritmický postup, narozdíl od známých metodik, které jsou zalozeny prevázne na heuristickém prístupu.
V systémech odolných proti poruchám implementovaných na platforme SRAM FPGA se pro zajistení odolnosti poruchám casto vyuzívá kombinace obvodové redundance a cástecné dynamické rekonfigurace. U techto systému poté vzniká situace, kdy je po rekonfiguraci kopie chráneného obvodu stav celého systému nekonzistentní vzhledem k ostatním kopiím daného obvodu, které behem rekonfigurace bez prerusení provádely svou funkci. V takovém prípade je nutné provést synchronizaci opraveného obvodu s ostatními. V prezentaci bude shrnut aktuální stav poznání v oblasti systému odolných proti poruchám a obnovy stavu systému po poruse zahrnující cástecnou dynamickou rekonfiguraci a synchronizaci. Dále bude prezentována dosavadní výzkumná cinnost v oblastech obecných principu synchronizace stavu systému a návrhu rekonfigurovatelného rídicího systému sbernice CAN. Následne budou popsány cíle a resení disertacní práce zabývající se metodikou synchronizace stavu pro systémy odolné poruchám vyuzívající soft-core procesory ve svém návrhu.
Dnesní systémy pro monitorování pocítacových sítí pouzívají výkonné servery (casto vybavené aplikacne specifickými hardwarovými akcelerátory), osobní pocítace nebo jsou implementovány v síových smerovacích a prepínacích. Tyto systémy berou v úvahu pouze dva parametry: prenost merení a cenu. Specializované systémy dokází zachovat vysokou prenost merení (napr. beze ztrát) i na vysokorychlostních linkách (az do 100 Gbps), ale jejich cena je vysoká. Ostatní resení jsou obvykle nepresná s nízkou porizovací cenou. ádné z techto resení není orientované na nízkou spotrebu pri zachování dostatecné prenosti a nízké ceny.
Cílem této práce je vyuzít cástecnou dynamickou rekonfiguraci tzv. Reconfigurable System-on-Chip architektur pro návrh monitorovacího sytému, který prizpusobuje spotrebu energie zatízení síové linky v soucasnosti nebo v blízké budoucnosti. Tento prístup vyzaduje navrhnout jeden nebo více prediktoru síového provozu a plánovac, který presouvá vybrané úlohy mezi procesor a FPGA na cipu.
Téma práce je zamereno na overování kvality metodik pro zajistení odolnosti proti poruchám s vyuzitím konceptu funkcní verifikace. V úvodu bude strucne predstavena problematika FPGA a mozných poruch. Dále budou uvedeny dostupné prostredky pro injekci poruch do FPGA a smerování mojí práce. Bude predstavena hypotéza a cíle disertacní práce a zároven bude prezentována základní myslenka vyuzití funkcní verifikace v kombinaci s injekcí poruch pro testování odolnosti proti poruchám. Poslední cást prezentace bude venována predstavení dosavadní práce, tedy experimentálního elektromechanického systému a první verze platformy pro testování, vcetne predstavení provedených experimentu. V záveru prezentace bude shrnuta má publikacní cinnost.
Proces generování stimulu se uplatnuje predevsím ve funkcní verifikaci, kde je zapotrebí overit správnost chování systému na obrovském mnozství vstupu, a tím odhalit jeho nekorektní chování a chybu v jeho návrhu. Funkcní verifikace zabírá priblizne 70% procesu vývoje obvodu, proto jakékoliv zrychlení tohoto procesu je velmi zádoucí.
V této prezentaci bude vysvetlen základní princip funkcní verifikace, bude shrnut aktuální stav poznání v této oblasti a bude nastolena hypotéza. Dalsí cást se venuje cílum disertacní práce, predstavením dosavadní práce - univerzálního generování stimulu, definici plánu prací a ukázce publikacní cinnosti.
Kopule je prostredek statistického zpracování dat, umoznující u vícerozmerného rozdelení pravdepodobnosti oddelit výpocet marginálních rozdelení pravdepodobnosti od urcení struktury vzájemných závislostí. V prezentaci bude vysvetlen pojem kopule a predstaveny základní typy kopulí. Budou strucne uvedeny soucasné zpusoby pouzití kopulí ke statistickému modelování, bude popsáno soucasné pouzití kopulí v EDA algoritmech a zhodnoceno pouzití kopulí v EDA pri paralelizaci pomocí migrace modelu. Záverem bude definována hypotéza a cíle mojí dizertacní práce.
Téma práce je zamereno na monitorování síového provozu s vyuzitím hardwarové akcelerace. Práce by mela vhodným zpusobem prizpusobit koncept SDN (Software Defined Networking) pro oblast monitorování a bezpecnost pocítacových sítí, zejména navrhnout vhodný zpusob analýzy aplikacních protokolu pro vysokorychlostní síte s vyuzitím hardwarové akcelerace. V rámci práce budou také zkoumány moznosti rozdelení síových aplikací mezi hardware a software s cílem efektivne vyuzít dostupné hardwarové prostredky. Soucasne budou zkoumány techniky popisu, plánování a mapování casove kritických úloh na hardwarové prostredky, zejména technologii FPGA.
Prezentace projednává moznosti vyuzití DNS PTR záznamu pro detekci skodlivé aktivity na síti. Ty se vyuzívají i jako základní overovací techniky pro mailové servery, cím se docílí jednoduché potvrzení legitimního vyuzívání sluzby.
Tuto techniku vsak prevzalo i nekolik jiných aplikacních protokolu, které ji vyuzívají obdobne. Motivací pro práci byl vysoký výskyt reverzních rezolucí ukoncených chybou, co muze být pruvodním jevem pri prebíhajícím útoku na nekterou sluzbu. Analýzou PTR provozu a korelací monitorovaných dat s provozem aplikacních protokolu je mozné odhalit radu anomálií.
Seminár se venuje evolucnímu algoritmu s neprímou reprezentací, který byl navrzen pro resení kombinatorických optimalizacních problému, u kterých má smysl uvazovat vzdálenost resp. cenu propojení mezi komponentami resení. Tento algoritmus prímo vyuzívá skutecnosti, ze kvalitní resení takovýchto problému obsahují prevázne krátká a levná propojení mezi komponentami. Mapování mezi genotypem a fenootypem je realizováno pomocí rozsírené konstruktivní procedury zalozené na heuristice nejblizsího souseda. První overení funkcnosti tohoto algoritmu bylo provedeno na problému obchodního cestujícího. Dále budou prezentovány i dalsí výsledky dosazené na problémech Capacitated Arc Routing Problem a Traveling Tournament Problem.
Jirí Kubalík získal titul Ing. a Ph.D. na FEL CVUT v letech 1994 a 2001. Jak diplomová tak i disertacní práce byly z oblasti evolucních algoritmu. Biologicky inspirované optimalizacní algoritmy zustaly jeho hlavním výzkumným tématem. Jirí je (spolu)autorem zhruba 30 casopiseckých a konferencních príspevku z oblasti evolucních algoritmu. Slouzí jako oponent pro nekolik mezinárodních odborných casopisu a pusobí v programových výborech konferencí jako napr. GECCO a EvoStar.
Tématem prezentace budou systémy odolné proti poruchám implementované na platforme SRAM FPGA vyuzívající cástecné dynamické rekonfigurace a obvodové redundance pro zabezpecení funkce systému i v prítomnosti poruch. Casto je snahou u techto systému dosáhnout schopnosti autonomní opravy stavu systému. Systém je zabezpecen pomocí obvodové redundance. V prípade, ze je v nekteré z kopií chráneného obvodu detekována porucha, je odpovídající cást konfiguracní pameti rekonfigurována za behu a po dokoncení rekonfigurace je nutné stav opraveného obvodu synchronizovat se správne fungujícími kopiemi chráneného obvodu. Soucasné systémy odolné proti poruchám mohou provádet slozité operace a komunikovat se svým okolím. Casto také pracují v reálném case. Jedním z kritérií pro systém odolný proti poruchám muze být tedy co nejkratsí doba obnovy stavu systému. V prezentaci budou zmíneny nekteré techniky pro obnovu stavu systému pomocí rekonfigurace FPGA spolu s nove vznikající metodikou pro synchronizaci stavu.
Prezentácia predstaví dve témy týkajúce sa optimalizácie funkcnej verifikácie pomocou genetického algoritmu. Prvá téma sa venuje optimalizácii regresných testov získaných z procesu funkcnej verifikácie. Budú predvedené experimenty s aritmeticko-logickou jednotkou. Druhá téma sa venuje optimalizácii verifikácie riadenej pokrytím pre procesor typu RISC. Budú demonstrované najmä nové experimenty.
V soucasné dobe je nasazováno mnoho systému pro detekci bezpecnostních hrozeb v pocítacových sítích, a jiz jde o systémy zalozené na monitorování síového povozu, analýze logu serveru ci nasazování honeypotu. Tyto systémy jsou vsak obvykle provozovány samostatne a jejich výsledky nejsou nijak porovnávány s ostatními. Cílem mého výzkumu je nalézt metody pro sber, analýzu, agregaci a hledání vzájemných korelací v hláseních z techto systému za úcelem identifikace entit nejvíce ohrozujících bezpecnost na síti.
V prezentaci bude predstaven vznikající systém urcený pro shromazdování informací z nejruznejsích detektoru a pro výpocet reputace jednotlivých IP adres. Bude vysvetleno, co by tato reputace mela vyjadrovat a jaké jsou moznosti jejího vyuzití. Dále ukázu výsledky vybraných analýz týkajích se bezpecnostních problému, napr. se podíváme na dlouhodobý prubeh poctu pokusu o zneuzití zranitelnosti Heartbleed.
Ve své prezentaci se vrátím zpet do léta 2014 a postupne zrekapituluji celé období související s mojí podzimní stází na University of Cambridge, vcetne období pred odjezdem na stáz a období po návratu domu. Krome predstavení výzkumných úkolu, kterým jsem se na Univeristy of Cambridge venoval, bude cást prezentace zamerena i na krátké shrnutí potrebných príprav pred odjezdem, zhodnocení prínosu stáze a informování o soucasných aktivitách, které na uskutecnenou stáz prímo navazují.
Tématem príspevku bude predikce dopravních velicin a dojezdových dob pomocí soft-computingových algoritmu. Príspevek bude predevsím zameren na hledání optimálního nastavení techto metod pomocí multikriteriálních genetických algoritmu.
Metoda rozdel a panuj byla predstavena jako jeden z mozných prístupu k resení problému skálovatelnosti v evolucním návrhu obvodu. Slozitý obvod je rozdelen na moduly, které jsou vyvíjeny oddelene. V této prezentaci je evoluce neinteragujících modulu nahrazena koevolucním algoritmem. Fitness kazdého modulu pak závisí na tom, jak dobre spolupracuje s ostatními moduly - moduly se behem evoluce adaptují, aby pracovaly spolecne. V prezentaci bude uvedena prípadová studie evolucního návrhu pomocí kartézského genetického programování (CGP) v úloze návrhu prepínaného filtru, který byl rozdelen na modul obrazového filtru a modul detektoru sumu.
Neuroevolution is a powerful technique for training neural networks for tasks like reinforcement learning in which, because there are no output targets, gradient information for adapting the weights can be unreliable. This talk will introduce two methods for scaling up neuroevolution in order to move away from toy problems towards challenging high-dimensional continuous reinforcement learning problems: compressed network search that represents neural network weights indirectly as a set of frequency domain coefficients, which allow very large networks to be evolved by searching in low-dimensional coefficient space; and deep-convolutional pre-processors, that transform high-dimensional input to low-dimensional feature vectors that are sufficiently compact and can be used as an input for small recurrent neural network controller. The performance of the methods is demonstrated on controlling a race car to drive along a track using solely a high-dimensional visual input.
Jan Koutnik received his Ph.D. in computer science from the Czech Technical University at Prague in 2008. He works as machine learning researcher at The Swiss AI Lab IDSIA. His research is mainly focused on artificial neural networks, recurrent neural networks, evolutionary algorithms and deep-learning applied to reinforcement learning, control problems, image classification, handwriting and speech recognition.
Obvody FPGA sa vyuzívajú v rôznych oblastiach, ako napríklad vo výskume vesmíru, v automobilovom priemysle, v sieových technológiách. Tieto obvody v poslednej dobe ponúkajú moznos rekonfigurácie svojich vybraných castí, kým ostatné casti môzu fungova bez prerusenia. Moznosti rekonfigurácie sú znacne obmedzené príslusnými komercnými softvérovými nástrojmi pre podpory rekonfigurácie.
Na seminári budú prezentované niektoré vybrané skúsenosti s rekonfiguráciou obvodov FPGA od Xilinx od základov az po moznostiach pouzitia metód reverzného inzinierstva na odhalenie nezdokumentovaného formátu konfiguracného toku. Bude sústredené na FPGA Xilinx Zynq, ktorej programovatezná logika je kompatibilná s Artix-7, Kintex-7 a Virtex-7. Prezentované moznosti a prístupy sú vsak pouzitezné aj pre iné FPGA od Xilinx, ako napríklad Virtex-5.
Táto práca je podporovaná projektom Excelentní mladí vedci na VUT v Brne (CZ.1.07/2.3.00/30.0039).
Mechanické systémy jsou stále casteji rízeny elektronickými rídicími jednotkami, na které jsou kladeny ruzné nároky z hlediska spolehlivosti. Velmi vysoké nároky jsou kladeny na rídicí elektroniku kritických systému pracujících v prostredí s vyssí pravdepodobností výskytu poruchy, napríklad vesmírné systémy, automobilový prumysl a podobne. Jednou z cest, jak zvýsit spolehlivost je navrhovat tyto systémy jako fault tolerant (FT), tedy systémy odolné proti poruchám.
V prezentaci bude predstavena vznikající platforma pro overování kvality FT metodik a vlivu poruch na elektro-mechanický systém rízený pomocí FPGA. Jako experimentální aplikace je pouzita rídicí jednotka robota pro hledání cesty v bludisti. Bude predstaven základní koncept této platformy, výsledky prvních experimentu bez aplikace FT metodik a následne také myslenka rozsírení platformy o techniky funkcní verifikace.
Proces generování testovacích stimulu se uplatnuje predevsím ve funkcní verifikaci, kde je zapotrebí overit správnost chování obvodu na obrovském mnozství vstupu, které má odhalit nekorektní chování obvodu a tím chybu v jeho návrhu. Funkcní verifikace zabírá priblizne 70% procesu vývoje obvodu, proto jakékoliv zrychlení tohoto procesu je velmi zádoucí.
V této prezentaci bude vysvetlen základní princip univerzálního generování testovacích stimulu, zalozeného na dvou modelech - model popisu problému a constraint model. Dále bude ukázán príklad pouzití tohoto principu na generování programu pro procesor typu RISC a VLIW.
Kopule je prostredek statistického zpracování
dat, umoznující u vícerozmerného rozdelení pravdepodobnosti
oddelit výpocet marginálních rozdelení pravdepodobnosti od
urcení struktury vzájemných závislostí. V prezentaci bude
strucne vysvetlen pojem kopule, ukázány jejich dulezité
vlastnosti a predstaveny základní typy kopulí.
Migrace
modelu je jedním ze zpusobu paralelizace výpoctu EDA. Její
podstatou je rozdelení celkové populace na nekolik subpopulací,
mezi kterými dochází k obcasné interakci (posílání
pravdepodobnostního modelu). Tato modifikace zlepsuje konvergenci
výpoctu ve srovnání se sekvencní verzí.
Cartesian genetic programming (CGP) has been
successfully applied to a number of challenging problems. Recent
results showed that it can be used to design cryptography-relevant
Boolean functions. These functions have to be highly non-linear,
however, the non-linearity, if used as a fitness function, makes the
evolutionary algorithm computationally demanding. An innovative
approach to compute the non-linearity with respect to the scalability
of parallel implementation has been proposed and evaluated on the
Intel Xeon Phi Coprocessor.
Even though CGP has been known for
14 years, a lot of papers dealing with CGP modifications were
published in recent years (embedded CGP, self modifying CGP,
recurrent CGP, ...). In this presentation, the effect of a new
parameter-less mutation operator in CGP is evaluated in the task of
combinational circuits design. To speed up the evolutionary design of
complex circuits (e.g. multipliers), a new implementation of CGP with
2-output nodes is introduced.
V prezentaci predstavím projekt FastNet, jehoz cílem je vytvorit knihovnu funkcí pro zpracování síového provozu s mozností transparentní akcelerace v FPGA. Akceleraci v FPGA bude mozné provádet dynamicky za behu systému zejm. na základe jeho zatízení. Cílovou platformou jsou rekonfigurovatelné SoC obvody jako napr. Xilinx Zynq a Altera SoCFPGA, které mají úzké propojení mezi procesory a FPGA.
The demo will show functionality and unique features
of FPGA design and hardware acceleration card with 100GE CFP2
interface (four 25Gb GTZ transceivers), Virtex-7 HT chip, QDR-IIIe
memories and PCI gen.3 x16 interface. The FPGA desing utilizes PCIe
bifurcation technology to join two PCIe gen.3 x8 endpoints to x16
PCIe slot. PCIe switch is not needed, which is unique and not
demonstrated yet. Moreover, fast DMA engine and optimized Linux
drivers were designed and implemented to achieve 100Gb data transfers
through PCIe bus with low CPU utilization (ring buffer, zero copy,
etc.). Network traffic can be distributed among multiple CPU cores
based on configurable hash functions. This means that the FPGA design
provides wire-speed packet capture to the host memory and can utilize
power of FPGA and CPU cores for various network monitoring
applications.
The demo will show how packets can be received at
100Gbps speed and captured to the host memory. Processing speed will
be demonstrated by counters and graphs showing generated, received
and captured (by SW) packets. We will also show load of CPU cores
during the packet capture for various packet lengths.
Na seminári bude vysvetleno, co na FIT rozumíme pod pojmem "teze dizertacní práce", jak takové teze sepsat a jak se pripravit na státní doktorskou zkousku. Po prezentaci ocekáváme diskuzi tech, kterí se chystají teze sepsat, s temi, kterí jiz teze obhájili, a s temi, kterí teze recenzují.
Evolucný návrh digitálnych obvodov vyuzíva bio-inspirované
metódy a algoritmy s ciezom nájs inovatívne riesenia. Obvody
FPGA sú populárnou platformou pre evolucný návrh, lebo (1)
umoznia vytvorenie kandidátnych riesení pomocou natívnej
rekonfigurácie (2) a ohodnotenie kandidátnych riesení je
rýchlejsie v FPGA ako v softvérových simulátoroch hardvéru.
Bola
navrhnutá nová architektúra pre evolucný návrh na platforme
Xilinx Zynq. Architektúra je rekonfigurovaná na nizsej úrovni,
ako to komercné nástroje od výrobcu podporujú. Nová
architektúra a spôsob rekonfigurácie prinásajú znacné
zrýchlenie evolúcie.
Navrhnutá architektúra bola pouzitá v
novej úlohe: na priebeznú syntézu hardvérových akcelerátorov
pre softvérové moduly. Navrhnutá metóda má tie výhody v
porovnaní s predchádzajúcimi aplikáciami evolucného návrhu, ze
nie je potrebná oddelená fáza trénovania a správne (softvérové)
riesenie je k dispozícií a môze by nadalej pouzité, ak
evolúcia by nebola úspesná. Výhody v porovnaní s konvencnými
metódami, ako napríklad syntézou na vysokej úrovni abstrakcie, sú
schopnos navrhova digitálne obvody priebezne v
rekonfigurovatezných vnorených systémoch, návrhy môzu by
samocinne adaptívne a je mozné navrhnú kreatívne riesenia,
ktoré zvycajne nie sú dostupné v prípade pouzitia konvencných
metód.
Dalej bol navrhnutý nový operátor mutácie, ktorý
znízi cas rekonfigurácie a tým zrýchli evolúciu. Mutácie sú
vykonané na nizsej úrovni abstrakcie ako predtým, co rozsíri
problém mozností, ale takisto môze umozni nájdenie
kvalitnejsích riesení. Znízenie casu rekonfigurácie je o
tozko dominantný nad väcsou mnozinou mozností, ze je mozné
nájs kvalitnejsie riesenia za ten istý cas, ako
predtým.
Navrhnuté metódy boli vyhodnotené na probléme
návrhu obvodov pre filtrovanie obrazov. Experimentálne výsledky
demonstrujú výhody v porovnaní s predchádzajúcimi metódami s
ohzadom na rýchlos evolúcie a kvalitu navrhnutých riesení.
Táto
práca je podporovaná projektom Excelentní mladí vedci na VUT v
Brne (CZ.1.07/2.3.00/30.0039).
One of the most challenging problems encountered in hardware
design is functional verification of arithmetic circuits and data
paths. Boolean logic techniques based on binary decision diagrams
(BDDs) and satisfiability (SAT) solvers, cannot handle complex
arithmetic designs as they require ``bit-blasting'', flattening of
the design into bit-level netlists. Approaches that rely on computer
algebra and Satisfiability Modulo Theories (SMT) methods are either
too abstract to handle the bit-level nature of arithmetic designs or
require solving computationally expensive decision problems.
Similarly, theorem provers require a significant human interaction
and intimate knowledge of the design to guide the proof process.
This talk presents an algebraic approach to functional
verification of integer arithmetic circuits, using an original
Network Flow approach. The circuit is modeled as a bit-level network
composed of adders and logic gates and the computation performed by
the circuit is viewed as a flow of binary data through the network.
Functional correctness of an arithmetic circuit is solved by
transforming the symbolic expressions representing the flow at the
circuit inputs into a polynomial expression at the primary outputs,
and checking if the resulting expression matches the binary encoding
at the primary outputs. Experimental results show application of the
method to certain classes of large arithmetic circuits.
Most implementations of Cartesian genetic programming (CGP) which can be found in the literature are sequential. However, solving complex design problems by means of genetic programming requires parallel implementation of both the search algorithm and the fitness function. Therefore we deal with the design of a highly optimized implementation of CGP with a great scalability. Several sequential implementations of CGP have been analyzed and the effect of various additional optimizations has been investigated. Furthermore, the parallelism at the instruction, data, thread and process level has been applied in order to take advantage of modern processor architectures and computer clusters. The performance has been evaluated in the task of evolutionary circuit design and bent Boolean function synthesis.
Current high-speed network monitoring systems focus more and more on the data from the application layers. Flow data is usually enriched by the information from HTTP, DNS and other protocols. The increasing speed of the network links, together with the time consuming application protocol parsing, require a new way of hardware acceleration. Therefore we propose a new concept of hardware acceleration for flexible flow-based application level monitoring which we call Software Defined Monitoring (SDM). The concept relies on smart monitoring tasks implemented in the software in conjunction with a configurable hardware accelerator. The hardware accelerator is an application-specific processor tailored to stateful flow processing. The monitoring tasks reside in the software and can easily control the level of detail retained by the hardware for each flow. This way the measurement of bulk/uninteresting traffic is offloaded to the hardware while the advanced monitoring over the interesting traffic is performed in the software. The proposed concept allows one to create flexible monitoring systems capable of deep packet inspection at high throughput. Our pilot implementation in FPGA is able to perform a 100Gb/s flow traffic measurement augmented by a selected application-level protocol parsing.
Kopule je prostredek statistického zpracování
dat, umoznující u vícerozmerného rozdelení pravdepodobnosti
oddelit výpocet marginálních rozdelení pravdepodobnosti od
urcení struktury vzájemných závislostí.
V prezentaci bude
strucne vysvetlen pojem kopule, ukázány jejich dulezité
vlastnosti a predstaveny základní typy kopulí. Na príkladu
dvojrozmerné Gaussovy kopule bude ukázán postup vzorkování
náhodného vektoru z kopulacní funkce a ukázáno pouzití v
pravdepodobnostních evolucních algoritmech.
Prezentace je chápána jako prehledové uvedení do oblasti. Krome klícových témat a problému budou v prezentaci predstaveny základní typy RT systému, dále pak principy realizace RT systému prostredky operacních systému (OS) urcených pro práci v reálném case (RTOS). Mj. bude zduraznen rozdíl mezi RT zpracováním a zpracováním za behu, mezi RT systémy spoustenými casem a událostmi, mezi konvencními OS a RTOS a bude zuraznena klícovost role plánovace a mechanismu prirazování priorit. Na záver prezentace se, v souvislosti s RT systémy, pokusím prehledove shrnout vybraná vedeckovýzkumná témata realizovaná na ÚPSY v letech 2011+ a predstavit výber nekolika, z pohledu publikovatelnosti i praktické pouzitelnosti, zajímavých problému k budoucímu resení.
Zavedení pocítacových technologií na financní trhy s sebou prineslo nové zpusoby obchodování a vydelávání penez. Rozvíjí se zejména algoritmické obchodování, které vyzaduje snizování latence systému pro elektronické obchodování. Ciste softwarová resení dosáhla v této oblasti svých technologických limitu a je tedy nutné nekteré casove kritické operace akcelerovat v hardware pomocí FPGA. Prezentace se bude zabývat soucasným stavem poznání v oblasti akcelerace systému pro obchodování na burze. Dále budou diskutovány slabé stránky soucasných resení a bude predstavena nová hardwarová architektura s kukaccím hasováním, která na základe zpráv pricházejících z burzy udrzuje aktuální knihu s nejlepsími cenami.
Neustály rozvoj pocítacových sietí a Internetu
kladie stále nové a prísnejsie poziadavky na ich správu.
Mnozstvo sluzieb sa stáva stále viac závislých na ich
dostupnosti uzívatezom. Internetové útoky sa tiez neustále
rozvíjajú, a to kvalitatívne aj kvantitatívne. Rastúca tendencia
útokov neobisla ani sluzbu DNS, ktorej popularita pouzitia na
skodlivé úcely stúpa. Práca sa sústreduje na vyuzitie
výsledkov detekcie z dát rôzneho typu, ktoré môzu navyse
pochádza z rôznych zdrojov. Hlavnými kritériami práce je
zlepsenie presnosti a rýchlosti detekcie.
Prezentácia sa bude
zaobera zvysujúcou sa potrebou riesenia neustále stúpajúceho
poctu bezpecnostných incidentov a výskytu anomálií so zneuzitím
DNS. Následne bude definovaný ciez mojej dizertacnej práce.
Prezentácia bude pokracova prehzadom mojej doterajsej cinnosti
a vymedzením casového plánu pre dalsie kroky k dosiahnutiu
cieza práce.
S rozvojem datových center, nárustem prenosu
multimediálních dat a presouváním aplikací do cloudu dochází
k postupnému zvysování kapacity páterních linek a zacíná se
postupne nasazovat technologie 100 Gb Ethernetu. Vysoké prenosové
rychlosti ale kladou znacné nároky na rychlost zpracování. Pro
presné merení je nutné na 100Gb lince zpracovat kazdý paket
do 5ns. Navíc rada problému a bezpecnostních incidentu je dnes
na aplikacní úrovni, coz vyzaduje hloubkovou analýzu paketu
(DPI - Deep Packet Inspection) a vede k dalsímu nárustu pozadavku
na výpocetní výkon.
V rámci prezentace bude predstavena
jedna z prvních 100 Gb akceleracních karet postavená na
technologii Virtex-7 HT s 25 Gb sériovými kanály. Bude ukázáno
nekolik prípadu pouzití karty v prostredí páterní síte a
datového centra a k nim navrzené a vyvinuté algoritmy a
hardwarové architektury zajisující zpracování na rychlosti
100 Gb. Na záver bude predstaven koncept Softwarove Definovaného
Monitorování (SDM), který umoznuje efektivne resit hloubkovou
analýzu paketu i pro takto vysoké rychlosti síových linek.
Kybernetické útoky v pocítacové síti neustále
rostou co do poctu i rozmanitosti. Dáme-li do souvislosti
neprátelské síové prostredí s dalsími trendy jako jsou
migrace sluzeb do síte (cloudové sluzby), pripojování
cehokoliv do síte (Internet of Things), vzniká vysoké riziko
kybernetických hrozeb a jejich závazných následku. Jednotlivé
subjekty (poskytovatelé pripojení, instituce, domácnosti) casto
nemají dostatecné financní, technické a personální prostredky
pro systematické resení síové bezpecnosti. Z bezpecnostního
a z ekonomického pohledu je nutné prejít na poskytování
bezpecnosti formou sluzby, která dovolí centralizovane resit
síovou bezpecnost na daleko vyssí technologické a znalostní
úrovni.
Prezentace se bude zabývat urcením smeru výzkumu
a inovací v nekolika ortogonálních oblastech síové
bezpecnosti. Predevsím se jedná o aplikacne specifické útoky,
rychlé zpracování velkého mnozství dat, online detekce útoku,
korelace výsledku a rychlá obrana. Pouze kombinací techto smeru
bude mozné vybudovat komplexní a presnou sluzbu pro síovou
bezpecnost pro horizont 2020.
V rámci semináre budou predstaveny dve techniky efektivní reprezentace prechodových funkcí pro evolucní návrh celulárních automatu. Zatímco první technika je zalozena na vyuzití instrukcí popisujících algoritmus prechodové funkce (tj. funkce jednoznacne definující chování celulárního automatu), v druhém prístupu je prechodová funkce reprezentována sadou tzv. podmínene aplikovaných pravidel. Soucástí prezentace budou výsledky experimentu evolucního návrhu dvojrozmerných uniformích celulárních automatu realizujících replikaci netriviálních struktur a výpocty aritmetických operací. Na záver budou shrnuty prednosti a nevýhody navrzených technik a nastíneny moznosti dalsího výzkumu.
Genom v jedné z mozných definic je chemicky kódovaná mnozina instrukcí, kterými se rídí zivot bunek a celých organismu v období jejich zivota. Genomy si zivé systémy odevzdávají s pokolení na pokolení formou obycejných dceriných bunek, poprípade specializovanými spórami nebo pohlavními bunkami. Genomy dnes známých organizmu prosli a stále procházejí ruzne rychlými a vzájemne se doplnujícími zmenami, zpusobenými prirozeným výberem v populaci, jakoz i existencí mechanismu, které zvysují dynamiku zmen jako reakci na prostredí. Krome bodových mutací a celogenomové rekombinace se jedná napríklad o chyby v kopírování tandemových repetic, aktivitu transpozonu - mobilní DNA, epigenetické (mimo sekvenci DNA) zmeny a prítomnost ci absence pohlavní reprodukce. Poskytnu prehled dnes známých genetických a bunecných mechanismu, které zarucují, ze zivá bunka dokáze optimalizovat svou funkci, prezít a fungovat ve velkém rozsahu parametru prostredí.
Genom v jedné z mozných definic je chemicky kódovaná mnozina instrukcí, kterými se rídí zivot bunek a celých organismu v období jejich zivota. Genomy si zivé systémy odevzdávají s pokolení na pokolení formou obycejných dceriných bunek, poprípade specializovanými spórami nebo pohlavními bunkami. Genomy dnes známých organizmu prosli a stále procházejí ruzne rychlými a vzájemne se doplnujícími zmenami, zpusobenými prirozeným výberem v populaci, jakoz i existencí mechanismu, které zvysují dynamiku zmen jako reakci na prostredí. Krome bodových mutací a celogenomové rekombinace se jedná napríklad o chyby v kopírování tandemových repetic, aktivitu transpozonu - mobilní DNA, epigenetické (mimo sekvenci DNA) zmeny a prítomnost ci absence pohlavní reprodukce. Poskytnu prehled dnes známých genetických a bunecných mechanismu, které zarucují, ze zivá bunka dokáze optimalizovat svou funkci, prezít a fungovat ve velkém rozsahu parametru prostredí.
Úcelom funkcnej verifikácie je overovanie korektnosti hardwarových systémov vzhzadom na danú specifikáciu. V súcasnosti tvorí funkcná verifikácia jednu z najvýznamnejsích etáp pri vývoji hardware, ale stále je tu priestor pre optimalizáciu. Jednou z týchto optimalizácií je automatické dosiahnutie dostatocne vysokého pokrytia kzúcových vlastností verifikovaného systému prostredníctvom generovaných vstupov. V prezentácii bude predstavená jedna z techník, ako toho dosiahnu, a to pomocou genetického algoritmu.
Cévní mozková príhoda (CMP) je náhle se
rozvíjející postizení urcitého okrsku mozkové tkáne vzniklé
poruchou jejího prokrvení. Jedná se o akutní stav, vyzadující
neodkladnou lékarkou pécí, který nezrídka koncí váznými
trvalými následky ci smrtí. Jednou z castých prícin CMP je
ruptura aneurysma vedoucí k nitrolebecnímu krvácení koncící
smrtí az v 90% prípadu. Úcinnou technikou osetrení
aneurismatu je zavedení stentu a vyztuzení steny poskozené
cévy.
Mezí hlavní problémy soucasné intrakraniální
angioplastiky je urcení míry rizika prasknutí daného aneurismatu
a naléhavosti jeho osetrení. Za tímto úcelem vznikl simulacní
kód HemeLB, který pomocí numerické simulace proudení krve
cévním systémem mozku dokáze urcit míru rizika prasknutí.
V
rámci semináre bych rád predstavil simulacní kód HemeLB, jenz
je vyvíjen v Centre for Computational Science, University College
London, kde jsem byl na sesti-mesícním post-doc. HemeLB je
vysoce paralelní kód pro simulaci dynamiky kapalin (CFD), jenz se
zameruje na rídké domény (cévní systém v mozku). Pro
simulaci se vyuzívá metoda Lattice-Boltzman, coz je v podstate
jednoduchý celulární automat. Díky tomu dokáze HemeLB efektivne
vyuzívat az 32.000 výpocetních jader. Abychom vsak byli
schopni simulovat cinnost celého neurovaskulárního systému v
rámci nekolika srdecních tepu v klinicky relevantních casech
(méne nez 1h), je nutné dosáhnout skálovatelnosti na zhruba 1
milion výpocetních jader.
V rámci pobytu v CCS jsem venoval
dvema oblastem: (1) Efektivnímu vyuzití SIMD jednotek moderních
procesoru (SSE, AVX), (2) Rovnomernému rozlozením výpocetní a
komunikacní záteze mezi jednotlivá výpocetní jádra. V rámci
semináre budou predstaveny výsledky dosazené v obou techto
oblastech, zmerené na superpocítaci HECToR v EPCC Edinburgh, a
zaslané na konferenci EASC.
V prezentaci bude uveden aktuální stav resení disertacní práce na téma "Návrh a optimalizace obrazových klasifikátoru". Práce resí problematiku automatické syntézy AdaBoost klasifikátoru pro FPGA technologii.
Parametry generovaných klasifikátoru jsou nastaveny tak, aby výsledný klasifikátor splnoval pozadavky na kvalitu klasifikace a soucasne spotrebovával co nejmensí mnozství zdroju. Jsou tak vytváreny velmi malé a velmi rychlé klasifikátory, které budou slouzit jako pre-processingové jednotky pro AdaBoost klasifikátory. V prezentaci bude blíze predstavena cást práce, která se zabývá energetickou nárocností resení AdaBoost klasifikátoru s pre-procesingovými jednotkami ve srovnání s klasickým prístupem. V záveru práce budou prezentovány aktivity spojené s doktorským studiem.
Evolucní návrh pomocí kartézského genetického programování (CGP) je obvykle výpocetne velmi nárocnou metodou, pri níz je typicky nejnárocnejsí proces výpoctu fitness. Dríve byla predstavena koevoluce podmnozin trénovacích vektoru v CGP jako metoda, pomocí níz lze dosáhnout snízení nárocnosti a frekvence výpoctu fitness. V této prezentaci bude predstavena koevolucní technika výberu trénovacích vektoru pro evolucní návrh pomocí CGP v závislosti na schopnosti adaptace fitness v populaci kartézských programu.
V príspevku bude prezentován soucasný stav resení disertacní práce na téma automatické detekce nezádoucího síového provozu. Nejdríve bude strucne shrnuta problematika analýzy síového provozu. Poté bude predstavena aktuálne resená oblast korelace a agregace výsledku z ruzných detektoru a udrzování reputace jednotlivých IP adres. Na záver budou predstaveny plány dalsího smerování disertacní práce.
V príspevku bude prezentována metodika pro návrh sytému odolných proti poruchám (FT) v FPGA do omezeného implementacního prostoru, která bere v úvahu výskyt prechodných i trvalých poruch. Vyuzívá pritom cástecnou dynamickou rekonfiguraci, kterou je mozné za behu opravit cást FPGA s prechodnou poruchou a v prípade trvalé poruchy zmenit typ pouzitého FT systému na takový, který bude méne nárocný na zdroje a nebude vyuzívat cást FPGA s poruchou. Metodika ja zalozena na pouzití predkompilovaných konfigurací FPGA, které jsou ulozeny v externí pameti. Pro redukci jejich poctu je vyuzita metoda relokace konfiguracní posloupnosti. V záveru bude prezentováno shrnutí aktivit spojených s doktorským studiem.
Príspevek strucne predstaví architekturu NFA-Split a uvede optimalizace této architektury. Bude predstaveno snízení casové slozitosti konstrukce architektury NFA-Split, snízení poctu spotrebovaných pametí BRAM a optimalizace umístení cástí NKA v deterministických cástech. Na záver bude predstaveno dalsí smerování práce.
Prezentace bude priblizovat soucasný stav resení disertacní práce zamerené na vyuzití obvodu FPGA v oblasti smerování v páterních sítích. Krátce budou shrnuty výsledky práce na optimalizaci pameové nárocnosti operace vyhledání nejdelsího shodného prefixu. Dále pak bude predstavena aktuálne resená oblast sledování dynamických vlastností smerovacích tabulek páterních smerovacu. Záver prezentace bude venován shrnutí aktivit spojených s doktorským studiem.
Evolucný návrh vyuzíva bio-inspirované metódy s ciezom nájs inovatívne riesenia (digitálne obvody). Obvody FPGA je mozno povazova za najpopulárnejsiu a najúspesnejsiu platformu pre evolucný návrh. Aktuálny výskum v oblasti zahrnuje pouzitie virtuálnej a natívnej rekonfigurácie. Oba tieto prístupy majú svoje nevýhody. Prístup zalozený na virtuálnej rekonfigurácii sa vyznacuje pomalsím vyhodnotením kandidátnych obvodov a natívna rekonfigurácia je pomalsia.
Na seminári bude predstavená nová hybridná metóda, ktorá spojí výhody a limituje nevýhody virtuálnej a natívnej rekonfigurácie. Hlavným prínosom práce je nová architektúra pre evolucný hardvér na novej platforme Xilinx Zynq, ktorá je rekonfigurovaná na jemnejsej úrovni, ako to komercné nástroje od výrobcu podporujú. Nová architektúra a spôsob rekonfigurácie prinásajú okrem znízenia plochy aj znacné zrýchlenie (rekonfigurácie a vyhodnotenia kandidátnych obvodov). Navrhnutá architektúra je vyhodnotená na probléme návrhu obvodov pre filtrovanie obrazov. Experimentálne výsledky demonstrujú lepsiu kvalitu v porovnaní s predchádzajúcimi metódami s ohzadom na rýchlos evolúcie, vezkos plochy na cipe a flexibilitu.
Na základe týchto posledných výsledkov bola uskutocnená spolupráca s výskumným týmom z CEI UPM (Madrid, panielsko). V rámci spolupráce a dvojmesacnej stáze v Madride (za podpory projektu CZ.1.07/2.3.00/30.0039 - Excelentní mladí vedci na VUT v Brne) vznikol nový digitálny systém na platforme Xilinx Virtex-5 pre evolucný návrh. Bola vyvinutá nová základná jednotka spracovania a hardvérový návrh pre rýchlu rekonfiguráciu týchto jednotiek. Rýchla rekonfigurácia je umoznená generovaním konfiguracného reazca v obvode FPGA, a to rýchlejsie, ako komercné návrhárske nástroje umoznia na výkonných osobných pocítacoch. Navrhnutá nová metóda dalej zlepsuje rýchlos evolúcie, znizuje plochu na cipe a zvysuje flexibilitu systémov pre evolucný návrh.
Výuka technických ci hardwarove zamerených
predmetu má na FIT VUT v Brne dlouholetou tradici. Díky tomu,
ze v minulosti byla do výuky nasazena platforma FITkit, získali
studenti moznost vyuzít teoretické poznatky a prakticky si
vyzkouset implementaci nejen softwarových, ale taktéz
hardwarových projektu ci dokonce komplexnejsích vestavených
systému. Takto si mohou do svého budoucího profesního zivota
odnést neocenitelné zkusenosti.
I kdyz v prubehu casu
doslo k nekolika drobným modifikacím, tak z dnesního pohledu je
zejména pouzitá soucástková základna poplatná dobe vzniku
platformy FITkit a v mnohém jiz neodpovídá aktuálním potrebám
ci trendum. Z techto duvodu bylo v rámci ESF projektu
"Vzdelávání v IT pro praxi" pristoupeno k vývoji nové
generace pod kódovým oznacením Minerva. Obsahem prezentace bude
tedy nástin vývoje a technického resení výukové a
experimentální platformy Minerva, za jejíz realizací stojí tým
z ÚPSY.
V prezentaci bude predstavena uSonda vyvíjená skupinou z ÚPSY na projektu "Moderní prostredky pro boj s kybernetickou kriminalitou na Internetu nové generace". uSonda slouzí pro nasazení zákonného odposlechu síového provozu u mensích poskytovatelu internetového pripojení (ISP) nebo prímo do infrastruktury mezi ISP a koncového uzivatele síte. Na prezentaci bude popsán vývoj uSondy od prvotních plánu az po výslední prototyp.
Tématem príspevku bude predikce intenzity dopravy, obsazenosti vozovky a prumerné rychlosti vozidel. Tyto veliciny je mozné úspesne predikovat pomocí algoritmu strojového ucení, jako jsou neuronové síte, nebo support vector regression. Príspevek bude predevsím zameren na hledání optimálního nastavení tohoto druhu algoritmu pomocí multikriteriálního genetického algoritmu.
V prezentaci bude ukázáno vyuzití kd-tree a octree pro kompresi shlukových dat a odhalena pravdepodobná prícina nízké efektivity komprese. Následne bude pro ilustraci práve na quadtree ukázán jeden z mozných a nových zpusobu, jak tuto otázku resit, by vlastní realizace se zatím vyznacuje vysokou rezií zpracování.
V prezentaci budou popsána rozsírení systému pro soubeznou evoluci HW a SW aplikacne specifických mikroprogramových architektur. Nejvýznamnejsí rozsírení umoznuje oproti predchozí verzi systému vytváret v HW cásti pomocí propojení dostupných modulu ruzné topologie. Dalsím rozsírením je nový typ vstupního modulu, díky nemuz lze vstupy zpracovávat v libovolném poctu samostatných datových toku. Tato dve rozsírení dovolují evolucní návrh takových resení, která v predchozí verzi systému nebyla realizovatelná. Na záver prezentace budou predstaveny výsledky experimentu, na nichz bude prakticky predveden prínos zmínených rozsírení.
V prezentaci budou shrnuty výsledky hodnocení vedy a výzkumu, kterých FIT dosáhla v predchozích letech. Bude strucne predstavena nová metodika pro hodnocení vedy a výzkumu, která byla schválena pro CR. Tato prezentace jiz byla prednesena na výjezdním zasedání fakulty.
We present EvoCaches, a novel approach for implementing application-specific caches. The key innovation of EvoCaches is to make the function that maps memory addresses from the CPU address space to cache indices programmable. We support arbitrary, Boolean mapping functions that are implemented within a small reconfigurable logic fabric. For finding suitable cache mapping functions we rely on techniques from the evolvable hardware domain and utilize an evolutionary optimization procedure. We evaluate the use of EvoCaches in an embedded processor for two specific applications (JPEG and BZIP2 compression) with respect to execution time, cache miss rate and energy consumption. We show that the evolvable hardware approach for optimizing the cache functions not only significantly improves the cache performance for the training data used during optimization, but that the evolved mapping functions generalize very well. Compared to conventional cache architecture, EvoCaches applied to test data achieves a reduction in execution time of up to 14.31% for JPEG (10.98% for BZIP2), and in energy consumption by 16.43% for JPEG (10.70% for BZIP2). We conclude our presentation by outlining the challenges of the EvoCaches concept and presenting our current effort on implementing EvoCaches using a SPARC v8 based Leon 3 soft-core CPU.
The goal of computational systems biology is to develop models that can predict and explain unknown facts about the dynamics of biological systems, especially, non-trivial behaviour emerging from the interplay among the enormous number of individual biochemical components. The models are based on known first principles, wet-lab measurements, and existing hypotheses available in literature. A lot of information remains unknown, e.g., quantitative parameters such as rates of individual biochemical events. All the known or expected biological facts can be formalized in temporal logics. Model checking techniques known from formal verification can be then used to explore models with respect to a given set of temporal properties (dynamical constraints). The space of uncertainty in models can be then restricted by means of these constraints. This gives the modellers a powerful alternative to traditional parameter fitting methods. In this talk, an overview of applications of model checking to biological models will be given.
4.10.2013: Adam Crha, Ondrej Cekan,
Radek Hrbácek, Martin Hyrs
11.10.2013: Lukás Kekely, Jakub
Podivínský, Frantisek Sedlár
18.10.2013: Jan Viktorin,
Martin Zamba, Drahoslav Zán, Radek Tesar
Samocinná oprava vnorených pamätí sa pouzíva na zvýsenie výaznosti výroby systémov na cipe, kde sú v súcasnosti pamäte dominantným prvkom. Oprava je zalozená na zmene adresovania poruchových miest v pamätiach, namiesto nich sú adresované zálozné miesta, a to na úrovni celých riadkov, stlpcov alebo ich castí (blokov). Efektívne pridelenie záloh pri pouzití oboch typov záloh predstavuje NP úplný problém a riesia ho algoritmy opravy. V prezentácii sa budem venova strucnému prehzadu známych algoritmov opravy a porovnaniu ich vlastností a predstavím návrh nového algoritmu a dosiahnuté simulacné výsledky.
The goal of hyper-heuristics is to automate the design of heuristic methods used to solve hard optimization problems. Hyper-heuristics operate on the search space of heuristics, seeking for innovative search methods for a given optimization task. In this talk, we propose a Grammatical Evolution approach to the automatic design of Ant Colony Optimization algorithms. The grammar adopted by this framework has the ability to guide the learning of novel architectures, by rearranging components regularly found on human designed variants. Results obtained with the Traveling Salesperson Problem show that the evolved strategies are effective, exhibit a good generalization capability, and are competitive with human designed variants.
26.4. Kajan, Kosar, Kadlcek, Dvorák,
Tobola
3.5.: Korcek, Slaný, aloudek, Petrlík,
Minarík
10.5.: Bartos P., imková, Miculka, Straka,
Szurman
17.5.: imek, Tríska, Kastil, Kastovský, Kovácik
24.5.: ikulová, ádník, Bartos V., Mikusek, Matousek
Prezentace predstavuje nové výsledky v oblasti AdaBoost klasifikátoru. Jsou v ní prestaveny nové výsledky z oblasti návrhu nových tvaru príznaku pro LBP klasifikátory pomocí evolucních technik. Druhá cást prezentace se zameruje na automatickou syntézu klasifikátoru do FPGA a popisuje nejvýznamejsí prvky této architektury. Architektura je zamerena na pre-processingovou jednotku, která je velmi rychlá a soucasne energeticky úsporná.
V príspevku bude prezentována metodika pro návrh sytému odolných proti poruchám (FT) v FPGA do omezeného implementacního prostoru, která bere v úvahu výskyt prechodných i trvalých poruch. Vyuzívá pritom cástecnou dynamickou rekonfiguraci, kterou je mozné za behu opravit cást FPGA s prechodnou poruchou a v prípade trvalé poruchy zmenit typ pouzitého FT systému na takový, který bude méne nárocný na zdroje a nebude vyuzívat cást FPGA s poruchou. Metodika ja zalozena na pouzití predkompilovaných konfigurací FPGA, které jsou ulozeny v externí pameti.
Prezentácia bude zameraná na popis základných postupov pri verifikácii císlicových systémov a predstaví nové techniky akcelerácie a optimalizácie tohto procesu. Zároven bude predstavený aj ciez dizertacnej práce, ktorým je tvorba komplexného modelu pokrytia vo funkcnej verifikácii, ktorý bude znovupouzitezný pri testovaní systému na nizsích úrovniach abstrakcie a pri testovaní a lokalizácii porúch pochádzajúcich z jeho externého prostredia. Súcasou prezentácie bude aj zhrnutie doterajsej práce.
Kartézské genetické programování se pouzívá v mnoha aplikacních doménách, jakou je napríklad evolucní návrh obrazových filtru. Evolucní návrh je obvykle výpocetne velmi nárocnou metodou, pri níz je typicky nejnárocnejsí proces výpoctu fitness. V této prezentaci bude predstavena koevoluce podmnozin trénovacích dat v kartézském genetickém programování (CGP) jako metoda, pomocí níz lze dosáhnout snízení nárocnosti a frekvence výpoctu fitness.
V rámci semináre bych rád shrnul svuj dvouletý pobyt na Australské Národní Univerzite (ANU), kde jsem se zabýval akcelerací a paralelizací simulace sírení ultrazvuku v mekkých tkáních na ruzných systémech pocínaje bezným desktopy, NUMA servery, pres grafické karty az k superpocítacovým svazkum. Prezentace je zamerena predevsím na problémy a úskalí pri implementaci a testovaní vysoce výkonných kódu a interpretaci a validaci výsledku, jenz simulace poskytuje. V záveru shrnu svoje dojmy a zázitky z dvou let pobytu "down under".
Prezentace bude zamerena na úlohou vyhledání nejdelsího shodného prefixu v kontextu smerování v pocítacových sítích. V první cásti budou predstaveny základní i pokrocilé prístupy k resení této úlohy vcetne paralelních zretezených architektur pro rekonfigurovatelné obvody. Ve druhé cásti predstavím výsledky své dosavadní práce v této oblasti a nastíním budoucí plány v rámci disertacní práce.
Softcomputingové modely, jako jsou napríklad neuronové síte, support vector regression a evolucní algoritmy lze vyuzít k predikci ruzných dopravních jevu. Príspevek se zabývá predikcí poctu projetých vozidel, prumerné rychlosti, obsazenosti vozovky v urcitém cestném úseku a predikci dojezdových dob. Výsledky jednotlivých metod jsou porovnány s vyuzitím dat z reálného provozu. Dále budou predstaveny cíle disertacní práce.
Asynchronous circuits prove to be more advantageous as compared to syn- chronous ones in, (a) they are more power ecient since they are activity driven, (b) they are less susceptible to eletromagnetic interference (EMI), and (c) they are (usually) immune to delay variations that might a ect the synchronous de- signs. On the other hand, apart from their high area overhead, they are said to be more vulnerable to transient faults: Since they always operate on (closed loop) handshaking, faulty transitions, at times, can easily lead to early comple- tion of the handshakes leading to the corruption of data, metastable behavior, and sometimes may even lead to deadlocks. Considering the continuous rise in soft error rate (SER) with the advancement of technology, we look into the design of transient fault tolerant (FT) asynchronous circuits: We explore the most widely adopted 4-phase bundled handshake protocol, and a simple proto- type of Networks-on-Chip (NoCs) makes our case study, since the latter have literally become the de facto standard for communication in complex Systems- on-Chip (SoC) architectures. Furthermore, the same application allows us to explore the possible failure scenarios (and subsequently address them) for as many asynchronous components as possible, since they cover a wide range of them, from simple asynchronous FIFOs to complex non-deterministic arbitra- tion circuits. Here we will discuss the design of asynchronous NoC, FT on-chip communication channels, and FT muller-pipelines, which make the control path for asynchronous FIFOs.
V prezentaci budou predstaveny mé dosavadní výsledky v oblasti metod pro analýzu síového provozu a detekci anomálií. Dále bude uveden dalsí plánovaný postup mého výzkumu a cíl disertacní práce. Tím bude predevsím návrh nového typu IDS systému, zalozeného na udrzovní statistických profilu provozu jednotlivých IP adres v síti. V techto profilech jsou pak hledány anomálie, konkrétní útoky a neobvyklé zmeny v chování. I vzhledem k plánovanému nasazení ve velkých sítích s az miliony aktivními adresami není návrh a implementace takového systému triviální. Bude uvedeno nekolik ocekávaných problému spolu s návrhy na mozná resení.
Prezentace predstaví zamýslený obsah tezí. Bude predstavena problematika vyhledávání retezcu popsaných regulárními výrazy a algoritmy zalozené na NKA a DKA. Dále budou popsány moznosti pouzití redukce NKA pro zmensení velikosti implementace v FPGA. Na záver budou uvedeny moznosti optimalizace hybridního prístupu NFA-split.
Nárocné multimediální síové aplikace, jakými jsou napr. pokrocilá prostredí pro vzdálenou spolupráci, vyuzívají datové toky o prenosových rychlostech rádove srovnatelných s kapacitami dostupných linek. Tyto aplikace také casto vyuzívají vícebodovou distribuci dat, obvykle zajisovanou náhradami multicastu na aplikacní úrovni. V prednásce bude predstaven problém plánování nárocných datových prenosu, tedy hledání cest pro výse zmínené aplikace. Ten je resen s predpokladem, ze není známa fyzická topologie síte, pouze end-to-end dosazitelnost jednotlivých aplikacních uzlu, a pro resení je vyuzita metoda celocíselného lineárního programování. Pro prípady, kdy je známá cást fyzické topologie síte, bude predstavena také metoda, která pracuje se smísenou reprezentací síte na fyzické a aplikacní úrovni.
Tématem prezentace je pokrocilá injekce SEU poruch. V první cásti bude predstaven externí SEU injektor, který umoznuje vkládat SEU na libovolnou pozici v bitstreamu spolu se základním popisem bitstreamu FPGA typu Virtex5 a celé sedmé rady obvodu FPGA firmy Xilinx. Dále budou popsány moznosti jazyka XDL, který slouzí pro popis systému v FPGA a knihovna rapidSmith, která umoznuje implementaci vlastních nástroju pro generování XDL popisu systému. V záveru bude demonstrován zpusob vyuzití knihovny rapidSmith pro zefektivnení procesu vkládání poruch do systému.
V prednásce bude predstaven koncept priblizného pocítání (approximate computing) a vyuzití evolucního návrhu pro automatickou konstrukci logických obvodu priblizne realizujících pozadovanou funkci. Bude ukázáno, ze pokud máme moznost tolerovat nepresnosti ve výpoctech, muzeme významne usetrit plochu a príkon nutný k provozu obvodu.
V prednásce bude predstavena platforma Xilinx Zynq. Hlavní pozornost bude venována podpore dynamické parciální rekonfigurace. Dále budou diskutovány moznosti realizace vyvíjejících se obvodu na této platforme.
V prednásce budou prehledne vysvetleny základní pojmy matematické fuzzy logiky, charakterizována její mozná rozsírení a zmíneny existující aplikace.
Smerování je základní úlohou provádenou na routerech pri prenosu dat pocítacovou sítí. Narustající pocet pridelených IP adres a zvysující se prenosové rychlosti kladou vysoké nároky na výkon routeru pri smerování. Výpocetne nejnárocnejsí cástí procesu smerování je vyhledání nejdelsího prefixu ze smerovací tabulky, který odpovídá cílové IP adrese prenásených dat. Pro implementaci operace vyhledání nejdelsího shodného prefixu (Longest Prefix Matching, LPM) efektivní z pohledu rychlosti vyhledání a pameových nároku je treba vyuzít vlastností smerovacích tabulek daných pravidly pro pridelování IPv4 a IPv6 adres. V prezentaci proto budou predstaveny výsledky analýzy nekolika reálných sad IPv4 a IPv6 prefixu z páterních routeru a budou nastíneny základní myslenky pro budoucí efektivní implementaci operace LPM.
Prístup vyhledávání regulárních výrazu v FPGA NFA-split vyuzívá pameti BRAM pro implementaci deterministických cástí NKA. Pameti BRAM je vsak na FPGA pouze omezené mnozství a jejich pouzití pro vyhledávání RV muze predstavovat v komplexním systému problém. Proto bude v prezentaci predstaven koncept mini-DKA. Mini-DKA jsou implementovány za pomoci omezeného mnozství LUT a mnozství techto automatu implementuje deterministickou cást NKA.
Systémy pro zákonné odposlechy v prostredí IP sítí umoznují vysetrovacím orgánum sledování, zachytávání a analýzu cinnosti vybraných osob podezrelých z trestné cinnosti. Prezentace predstaví pozadavky norem organizace ETSI pro systémy tohoto druhu, resení architektury systému pro zákonné odposlechy, zpusob komunikace mezi jednotlivými cástmi a cinnosti, které tento systém pokrývá pro plnení úloh spojených se sledováním síových aktivit. Systém pro zákonné odposlechy je na FIT vyvíjen v rámci projektu "Moderní prostredky pro boj s kybernetickou kriminalitou na Internetu nové generace".
Mikroskopické dopravní simulacní modely se v oblasti dopravního inzenýrství staly velice populární. Duvodem je zejména nárust výkonu pocítacu v poslední dobe. Avsak pro dosazení vysoké presnosti a duveryhodnosti simulací musí být pred samotným nasazením simulací vykonána kalibrace a validace takovéhoto modelu. V príspevku bude prezentována efektivní kalibracní metoda pro mikroskopický simulacní model, který je zalozen na celulárním automatu. Pro jeho kalibraci je vyuzit genetický algoritmus, za pomoci kterého je mozné optimalizovat ruzné parametry mnohem lépe nez dokáze dopravní inzenýr. Navíc bude ukázáno, ze je mozné model prekalibrovat na reálné data, které je mozné získat ze standardních monitorovacích technologií (jako napríklad indukcní smycky v nasem prípade).
Softcomputingové modely, jako jsou napríklad neuronové síte a support vector regression, lze vyuzít k predikci ruzných dopravních jevu. Príspevek se zabývá predikcí poctu projetých vozidel, prumerné rychlosti, obsazenosti vozovky v urcitém cestném úseku a predikci dojezdových dob. Výsledky jednotlivých metod jsou porovnány s vyuzitím dat z reálného provozu.
Technology scaling has advanced CMOS technology since sixties. Nevertheless, It is well recognized that such scaling has a physical end and it is getting closer to it. This talk will address this scaling and its impact on design, test and reliability of VLSI systems both for near and long terms. First the basics of scaling will be covered, together with its impact on integration density, performance and power. The technology outlook will be analyzed in order to extract the challenges wrt design, test and reliability both for near and long terms. IC realization process will be (re)defined while considering the technology trends. Possible ways for the realization of future systems will be discussed.
Testovanie parametrických vlastností polovodicových výrobkov sa stáva coraz dôlezitejsím z dôsledku zavedenia nových výrobných technológií. Najdôlezitejsou parametrickou vlastnosou je oneskorenie, co sa modeluje poruchami oneskorení. Testovanie porúch oneskorení treba podpori vhodným návrhom, co spôsobí znacné zvýsenie plochy cipu najmä pri zlozitejsích systémoch akými sú napríklad systémy na cipe. Aplikovanie testu v týchto systémoch je nárocný aj na cas, co dalej zvýsi cenu testovania. Je mozné pouzi aj také prístupy zabezpecenia testovateznosti, ktoré si vyzadujú relatívne malú plochu, ale na úkor pokrytia porúch oneskorení. Na seminári budú predstavené poruchy oneskorení, budú uvedené moznosti podpory ich testovateznosti a budú predstavené nové metódy, ktoré umoznia generova testy s vysokým pokrytím porúch oneskorení a krátkym casom aplikovania v logických obvodoch s nízkou prídavnou plochou testovateznosti.
Cartesian Genetic Programming (CGP) is a graph based form of Genetic Programming. A generalization of CGP has been devised called Self-modifying CGP (SMCGP). SMCGP is a developmental form of CGP that changes over time by modifying its own phenotype during execution of the evolved program. This is done by the inclusion of self-modification operators in the function set. The talk will discuss the application of the technique on several different design, sequence generation and regression problems. It is shown that SMCGP can evolve solutions to problems that cannot be solved using CGP and also can provide general solutions to classes of problems.
4.5. Bartos V., Kajan, Korcek, Kosar, Minarik
11.5.
Bartos P., Kastil, Matousek, Miculka, Straka
18.5. Tobola, Pus,
Slany, Petrlik, Sikulova
24.5. Kastovsky, Novotnak, Pospichal,
Starecek, Vasicek, Mikusek
24.5. Simek, Simkova, Triska,
Kadlcek, Zaloudek, Zadnik
In recent years, focus of business world has been moved towards the Internet. Web applications provide a generous interface non-stop thus offering to malicious users a wide spectrum of possible attacks. Consequently, the security of web applications has become a crucial issue. The state-of-the-art tools for bug discovery in languages used for web-application development, such as PHP, suffer from a relatively high false-positive rate and low coverage of real errors; this is caused mainly by unprecise modeling of dynamic features of such languages and path-insensivity of the tools. In this talk, we will present our approach to path-insensitive static analysis of PHP. We will show how it deals with dynamic nature of PHP, rich user input, focus on strings and weakly defined semantics of PHP. We will also show how we gain information from static analysis to detect vulnerabilities and how we reduce false-alarms by path-sensitive validation of vulnerabilities.
During its evolution, a typical software undergoes a myriad of small changes. However, it is very costly or simply infeasible to verify each new version from scratch. As a remedy to this issue, we proposed to use function summaries to enable incremental verification of the evolving software. During verification of the original version, our approach computes function summaries using Craig's interpolation. Later, these summaries are used to perform an incremental check of the new version. Benefit of this approach is that the cost of the check depends on the extent of the change between the two versions. Thus checking small changes with little impact is cheap.
Práca sa zaoberá problematikou aplikácie expertných systémov v architektúrach vnorených systémov. V práci navrhujeme architektúry vhodné pre implementáciu expertných vnorených systémov a vytvárame univerzálnu reprezentáciu báz znalostí expertných vnorených systémov. Navrhujeme dva prístupy k realizácii hardvérovej akcelerácie inferencného procesu v expertných vnorených systémoch. Experimentálne overujeme vhodnos jednej z navrhnutých metód akcelerácie pre pouzitie v expertných vnorených systémoch a poukazujeme na jej podstatný príspevok k zrýchleniu inferencného procesu. Vychádzajúc z vykonaných experimentov a nadobudnutých skúseností formulujeme súbor základných pravidiel pre implementáciu expertných systémov vo vnorených systémoch. Navrhnutý koncept hardvérovej akcelerácie pomocou samostatného výpoctu inferencie umoznuje implementáciu expertných systémov aj v architektúrach vnorených systémov, kde to doteraz nebolo mozné, cím poskytuje moznosti pre dalsie rozsírenie inteligentných vnorených systémov.
V rámci semináre bych Vás rád seznámil s výsledky své výzkumné cinnosti v rámci post-doc pobytu na ANU, Canberra. Po rocním pobytu jsem nacerpal spoustu znalostí a zkuseností z oblasti High Performance Computing a práce na multi-GPU clusteru a na super-pocítaci s 12k jádry. Nejprve se budu venovat simulaci sírení ultrazvukových vln v zivých tkáních. Tato práce má velké vyuzití pri neinvazivní lécbe napr. devitalizací nádoru, rozbíjení ledvinových kamenu, uvolnování srazenin a diagnostice. Realistické simulace vsak vyzadují obrovské datové mnoziny v rádu TB, vysoký procesorový výkon a pameovou propustnost. Zde nastupuje HPC a honba za vyssím výkonem. Druhou cást semináre bych rád venoval výzkumu v oblasti evolucních algoritmu, predevsím v jejich akceleraci pomocí clusteru GPU. Predstavím novou implementaci genetického algoritmu vyuzívající granularitu na úrovni WARPu. Dále se zamerím na ostrovní model GA, který umoznuje vyuzít clusteru GPU a dosahuje velice zajímavé výkonnosti. Tretí cást bude krátký komentár k pedagogickému pusobení na ANU, k zivotu down under a plánu na druhou polovinu mého pobytu.
Pro detekci anomalií v síovém provozu bylo v literature navrzeno mnozství ruzných prístpu, hodnocení kvality jednotlivých metod a jejich vzájemné srovnávání je vsak velmi problematické. V prezentaci bude strucne popsáno nekolik takových metod a bude predstavena myslenka frameworku/knihovny pro usnadnení výzkumu v oblasti detekce anomálií. Knihovna bude mimo jiné obsahovat vzorovou implementaci nekolika metod a anotovaná testovací data, která umozní jejich vzájemné srovnávání. Dále bude predstavena zcela nová metoda zalozená na sledování flow cache hit ratio, na níz v soucasnosti pracuji.
Slozitost rekonfigurovatelných zarízení dosáhla úrovne, kdy návrhári systému pro tato zazízení nejsou schopní, s pomocí jazyku pro popis HW a soucasných vývojových nástroju, plne vyuzít jejich potenciál. Prezentace nastíní jeden z mozných prístupu k resení tohoto problému pomocí implementace API umoznujícího HW akceleraci úloh nad síovými daty (vyhledání nejdelsího spolecného prefixu, filtrace, sifrování, aj.).
Funkcná verifikácia je v súcasnosti jednou z najpouzívanejsích techník pre verifikáciu hardwarových systémov. S výhodou sa dá uplatni aj v oblasti návrhu systémov odolných voci poruchám, kde umoznuje jednak overi korektnos komponent, ktoré zaisujú vysokú spozahlivos týchto systémov, ako aj rýchlo otestova kvalitu pouzitých techník a ich súcinnos.
Koevoluce podmnozin trénovacích dat v kartézském genetickém programování (CGP) je metoda, pomocí níz lze dosáhnout snízení nárocnosti a frekvence výpoctu fitness. V této prezentaci bude predstavena koevoluce v CGP jako metoda akcelerace v úloze evolucního návrhu nelineárních filtru, jejichz úkolem je vylepsit kvalitu obrazu degradovaného impulzním sumem.
V prezentácií bude predstavená platforma pre mikrosondu, ktorá je vyvíjaná na FIT VUT v rámci projektu "Moderní prostredky pro boj s kybernetickou kriminalitou na Internetu nové generace". Ide o vstavanú platformu navrhnutú s ohzadom na nízku spotrebu, kde po analýze dostupných riesení bolo ako hlavný výpoctový prvok zvolené najvýkonnejsie FPGA typu Xilinx Spratan-6. Okrem konfiguracného procesoru Xilinx MicroBlaze s operacným systémom Linux bude FPGA obsahova i výkonnú procesnú linku urcenú na spracovanie sieových paketov na plnej rýchlosti monitorovanej linky. Platforma obsahuje styri 1 Gbps Ethernetové porty, dalej celkom 512 MB pamäti typu DDR3, USB 3.0 rozhranie, slot na mikro SD/SDHC karty a mnoho iných periférií. Vývoj pre platformu prebieha kompletne v prostredí Xilinx EDK/SDK.
Zátezové mapy obsahují pocet projetých vozidel na jednotlivých komunikacích dané oblasti za urcitý cas. Merení je obvykle provádeno manuálne lidmi v terénu. V rámci merení nebývají pokryty veskeré komunikace dané oblasti a vzniká potreba urcit chybející hodnoty na základe ostatních údaju. Pro výpocet chybejících hodnot lze pouzít metodu zalozenou na genetických algoritmech. Tato metoda bude srovnána s metodou zalozenou na kvadratickém programování a budou porovnány výhody a nevýhody obou resení.
V prezentaci bude predstavena problematika rychlého algoritmického obchodování na burze. Z technického pohledu se jedná o návrh síového zarízení a rozhodovací logiky s durazem na co nejnizsí latenci. Soucasné systémy dosahují odezvy okolo 10 mikrosekund s vyuzitím akceleracních karet a obecných procesoru. Predpokládá se, ze úspesný presun celého retezce do FPGA prinese podstatné snízení latence a tím i znacné zisky pri obchodování na burze. Takové resení vsak zrejme jeste nebylo v praxi nasazeno.
Sledování stavu síových toku umoznuje síovým zarízením vykonávat komplexní operace nad procházejícími daty. Sledování toku lze nalézt ve smerovacích, kde sledování slouzí pro dodrzení kvality sluzby, pro preklad IP adres (NAT-network address translation) a k akceleraci samotného smerování. Filtrovací zarízení sledují stavy toku, aby byly schopné zabránit neoprávneným prístupum do chránené síte a naopak propustit povolenou komunikaci. Rovnez systémy pro detekci útoku a skodlivého provozu sledují stavy toku, aby byly schopny odhalit skodlivý provoz (napríklad podezrelé retezce rozdelené do více paketu). V neposlední rade jsou toky sledovány pomocí síových sond a výsledky tohoto sledování jsou nepostradatelnou soucástí pri správe, plánování a ochrane pocítacové síte. Díky rostoucímu poctu uzivatelu a sluzeb je pocet soucasne aktivních toku na síti velmi vysoký. Zároven sledování stavu toku vyzaduje aktualizaci ulozeného stavu s príchodem kazdého paketu. Vzhledem k temto dvema protichudným pozadavkum je kritickým místem pri sledování pame. Nejrozsírenejsím resením nedostupnosti velké a rychlé pameti je tvorba hierachie pametí. Pame na nejnizsí úrovni oznacovaná jako cache toku (flow cache) je dostatecne rychlá nicméne její kapacita je limitovaná. Správa této cache hraje dulezitou roli z pohledu jejího efektivního vyuzití, které ovlivnuje výkonnost celého systému. V rámci semináre budou prezentovány výsledky experimentu, které jsou zamereny na návrh správy cache toku pomocí genetického algoritmu. Cílem je prekonat stávající správy pametí.
FATAL project is devoted to the foundations of a framework for modeling and analysis of fault-tolerant asynchronous digital circuits. Overall, FATAL's aim is to contribute to a "Theory of Dependable VLSI", which is still a major challenge. Our primary focus is asynchronous circuits, backed up by the fact that, ultimately operation of any combinational logic gate is inherently asynchronous. We present the aims and current status of our efforts on developing suitable failure models for radiation-induced transient faults in asynchronous digital circuits. Our approach rests on a chain of simulation models, which are primarily used for validating and calibrating candidate models at the next level of abstraction: Micro-beam radiation experiments are used for calibrating 3D TCAD device simulation models of our circuits of interest, which include Muller C-elements and elastic pipelines. The 3D models, in turn, are used for calibrating appropriate Spice models, which are finally the right tools for systematically exploring candidates for the sought digital failure models. We will also present the current spice model and its need for refinement. The main focus of this presentation will be on the design and the pre-fabrication analysis of a custom FRad chip (Digital Radiation Target Chip), which shall be used for final model validation via longterm experiments. We present the architecture of the selected radiation target circuits along with the required on-chip measurement infrastructure. Major challenges result from the fact that the latter must operate reliably under the same radiation conditions the target circuits are exposed to, without taking away too much of the precious die area from the targets. We will present results from our Spice-based fault injections experiments, which demonstrate that the proposed FRad architecture will indeed come up to our expectations.
2.12.: M. Kajan, V. Kosar
9.12.: L. Miculka,
V. Tríska
16.12.: M. Minarík, F. Kadlcek
OpenFlow has recently been proposed as a switching paradigm that allows a network or data center operator to arbitrarily control routing without being constrained by the existing protocols. However, despite it offers a wide flexibility for intelligently tweaking network routing, OpenFlow seems to be slightly limiting with respect to other classes of network functionalities which may equally benefit from the smart switches. An examples thereof are network monitoring applications which may use an OpenFlow switch as a demultiplexer in order to dispatch packets and flows to an array of software based sensors. Another useful appliance would be an application-aware switch, which may demultiplex packets based on a the presence of a certain pattern in their payload (in turn, revealing a particular network based application). We propose a novel switching architecture which, unlike OpenFlow, is based on regular expressions. Such a different approach allows to define a flow in a very flexible way: each field of the packet can be ``wildcarded'' or assigned a set of alternative values (by OR--ing together several expressions) and, if needed, the definition may also describe patterns observed in the payload. Let us for example assume that all RTP traffic needs to be forwarded through a given port: as RTP port numbers are notoriously dynamically assigned, that cannot be achieved by just observing the OpenFlow 10-tuple. However it is easy to specify in terms of regular expressions the patterns in the payload that reveal the presence of RTP streams.
Rychlost behu mnoha CUDA kernelu je omezena rychlostí globální pameti. Sdílí-li vsak jednotlivé kernely nekteré pameové prenosy, lze je za urcitých okolností sloucit a data predávat pomocí rychlejsích lokálních pametí. Takováto fúze kernelu je vsak casto aplikacne závislá, její znovupouzitelnost je tedy omezená. Navíc je pro vetsí mnozství kernelu obtízné rozhodnout, které skupiny by spolu mely být pro maximalizaci výkonu fúzovány. V prezentaci se budeme zabývat metodou fúzování kernelu a vztahem fuzí k výkonu GPU. Dále si predstavíme, jak fúze kernelu automatizovat -- od pruzkumu prostoru vsech korektních fúzí, pres výber slibných fúzí pomocí metriky pro odhad výkonu az po generování výsledného kódu. Na záver budou prezentovány dosazené výsledky.
In this talk Peter Bentley will describe three research projects in the domain of medical computing. The first is the use of machine learning for neuropathology. The second is the story of his number one best selling iphone app: iStethoscope Pro, and how it has crowd-sourced data for research. The third is a summary of the EU Flagship project, "IT Future of Medicine" which aims to create personalised medicine by combining high performance computing and many types of modelling across Europe, in a 1Bn EUR project.
V této prezentaci bych se s Vámi rád podelil o svoje zázitky, úspechy i trapasy spojené s prípravou, samotnou cestou a stehováním, a nástupem na Australskou Národní Univerzitu v Canberra. V rámci prezentace bych také rád predstavil ANU College of Engineering and Computer Science, kde v soucasné dobe pusobím jako post-doc research fellow v oblasti masivne paralelních výpoctu a GPGPU. Prezentace bude doplnena o radu fotek a zajímavostí, které jsem za prvních 10 týdnu svého pobytu nasbíral.
29.4.: Z. Vasicek, P. Korcek, M. Zadnik
6.5.: P.
Mikusek, M. Demin, K. Slany, ?P. Kobiersky?, V. Simek
13.5.: P.
Bartos, M. Kajan, M. Straka, L. Zaloudek, P. Kastovsky, L.
Starecek
20.5.: P. Pospichal, M. Minarik, F. Kadlcek, V. Kosar,
V. Pus
27.5.: V. Triska, L. Miculka, J. Novotnak, J. Kastil, J.
Tobola
Prezentácia bude zameraná na generovanie testov pre asynchrónne sekvencné digitálne obvody. Práca prispieva k casovo a cenovo efektívnemu otestovaniu asynchrónnych obvodov, nepriamo podporí ich rozsiahlejsie vyuzitie, co pozitívne ovplyvní výkon, spotrebu ci elektromagnetické vyzarovanie budúcich digitálnych obvodov. Hlavným vedeckým prínosom práce je návrh nového generátora optimálneho testu pre asynchrónne sekvencné digitálne obvody rôzneho typu bez zväcsenia plochy na cipe. Dalsími prínosmi sú identifikovanie nevhodných prechodov hodnôt pred generovaním testu, znízenie poctu vygenerovaných testovacích vektorov pre kombinacnú cas, efektívne zabezpecenie aktivácie poruchy na úrovni jednoduchých logických clenov, sírenie poruchového signálu na výstupy najkratsím testom a zrýchlenie poruchovej simulácie. Experimentálne výsledky overili generovanie optimálneho testu (z hzadiska dlzky) s kvalitným pokrytím porúch aj bez aplikovania metódy pre zvýsenie testovateznosti. Navrhnuté metódy môzu by pouzité pre rozmanitejsiu skálu obvodov v porovnaní s ostatnými súcasnými generátormi testu, a pritom ich efektívnos zarucuje aj rýchle zostavenie testu.
Prezentácia sa bude zaobera dvoma príspevkami na zvýsenie kvality testovania digitálnych jadier s testovacím okolím, a to (1) optimalizáciou paralelného rozhrania pre rýchlejsiu aplikáciu testov a (2) efektívnou metódou generovania testov pre poruchy oneskorení vyzadujúce jednoduchú architektúru scan. Navrhnutá metóda optimalizácie paralelného rozhrania generuje paralelné vetvy scan podza styroch definovaných kritérií alebo generuje rekonfigurovateznú architektúru testovacieho okolia, ktorá vyuzíva výhody dvoch optimalizacných kritérií súcasne bez významného nárastu plochy. V druhej casti bude prezentovaná navrhnutá metóda generovania testov pre poruchy oneskorení so zameraním na model porúch prechodov. V navrhnutej metóde je vyuzitý princíp testu s posunom (skewed-load test). Vygenerovaný test pre poruchy prechodov je mozné aplikova cez jednoduché testovacie okolia jadra, cím bola odstránená nutnos pouzitia rozsíreného okrajového registra scan na aplikáciu testov pre poruchy oneskorení.
V prezentaci bude predstaven algoritmus pro vyhledání nejdelsího shodného prefixu Hash-Tree Bitmap. Zatímco vetsina soucasných algoritmu se zabývá operacemi nad IPv4 adresami, predstavený Hash-Tree Bitmap algoritmus je primárne vhodný pro dlouhé IPv6 adresy, protoze kombinuje rychlý skok pomocí hash funkce pro pruchod rídkou cástí stromu a standardní Tree bitmap strukturu pro dohledání finálního prefixu. Mimo algoritmu bude dále predstavena hardwarová architektura a její porovnání se ostatními prístupy.
V této prezentaci bude predstaven nový zpusob redukce poctu zabraných zdroju FPGA pro vyhledávání vzoru. Zatímco dosavadní zpusoby se zamerovaly predevsím na nalezení nových architektur a zpusobu mapování do FPGA, predstavovaný zpusob navrhuje pouzít redukci nedeterministického konecného automatu pomocí relace simulace (redukce podobností) pred vlastním procesem mapování automatu do FPGA. Tato redukce je bezne pouzívána ve formální verifikaci pro redukci stavových grafu. V prezentaci budou predstaveny dosazené výsledky. Na záver budou diskutovány mozné smery pokracování práce.
V prezentaci budou nejprve predstaveny vybrané metody predikce síového provozu, které jsou zalozeny na nelineární analýze dat ci neuronových sítích. Predikce provozu je dulezitá z mnoha hledisek. Jedním z nich muze být i nasazení testování v dobe slabého provozu. V dalsí cásti budou naznaceny metody vyuzívané pro predikci provozu císlicových systému.
Prezentace se bude venovat detekci anomálií zejména pomocí Kalmanova filtru, následne diskuze jinak zamerených algoritmu, zejména ASTUTE. Nastíním zjistené problémy a moznosti akcelerace algoritmu pri pouzití na vysokých prenosových rychlostech.
V prezentaci bude predstavena modifikace algoritnu AdaBoost, která vede ke zrychlenému návrhu klasifikátoru. Vetsina významných prací v oblasti obrazových klasikátoru je zamerena na zvýsení úspesnosti detekce. Práce vsak predstavuje prístup, kdy je mozné navrhnout klasifikátor rychleji, to vse je ale za cenu mensí presnoti. Tento prístup dovoluje prozkoumání velkého mnozství klasifikátoru a nalezení parametru kandidátního resení. Pro sestavení finálního klasifikátoru je poté mozné pouzít konvencní metody.
V prezentaci budou predstaveny vybrané kompresní algoritmy, které lze pouzít pro kompresi dat z letového zapisovace. Následovat bude vzájemné porovnání obdrzených výsledku z nekolika úhlu pohledu.
V prezentaci bude popsáno vyuzití CGP k návrhu iteracních algoritmu. Pomocí CGP se zpravidla navrhují resení, u nichz je výsledek pro dané vstupy získán po jednom pruchodu chromozomem. Zde výpocet probíhá iteracne, pricemz v kazdé iteraci lze vyuzívat výstupy predchozí iterace. Pouzití této metody bude ilustrováno na nekolika príkladech. Na záver bude navrzená metoda srovnána s jinými prístupy k návrhu iteracních algoritmu (modulární CGP, sebemodifikující CGP) a budou zmíneny moznosti dalsího pokracování.
V prezentaci bude predstaven zpusob implementace fyzicky neklonovatelné funkce pomocí polymorfních hradel. Pri realizaci je vyuzito faktu, ze k prepnutí logické funkce polymorfního hradla, které je iniciováno zmenou napájecího napetí, dochází pro ruzná, by sousední, hradla na cipu za ruznou dobu. Porovnáním doby prepnutí dvou hradel je mozné získat jeden bit signatury, která unikátne charakterizuje konkrétní cip. Experimenty, které prokazují praktickou pouzitelnost uvedeného mechanismu, byly provedeny na 21 cipech REPOMO32. Dalsí spoluautori výsledku, který bude prezentován: R. Ruzicka, Z. Vasícek, V. imek a P. Hanácek
V prednáske je studovaná pomocou evolucnej metafory genetického programovania symbolická regresia Boolových funkcií, ktoré reprezentujú logické obvody. Tieto funkcie sú kódované pomocou acyklických orientovaných grafov, ktorých vrcholy reprezentujú elementárne Boolove funkcie (spojky) negácie, konjunkcie, disjunkcie, ich negácie a exkluzívnu disjunkciu. Pouzité acyklické orientované grafy sú komprimovaným spôsobom reprezentované pomocou tzv. stlpcových tabuliek. Základné "genetické" operácie mutácie a krízenia sú uskutocnené nad týmito tabuzkami. Získané predbezné výsledky naznacujú, ze navrhnutá verzia algoritmu je efektívnym prístupom ku konstrukcii minimálnych Boolových funkcií, ktoré sú specifikované pomocou tabuzky funkcných hodnôt.
V rámci semináre budou vysvetleny vybrané techniky z návrhu systému odolných proti poruchám do obvodu FPGA. Druhá cást semináre bude venována moznostem rekonfiguracního procesu FPGA a technikám dynamické rekonfigurace. Ve tretí cásti budou popsány ruzné typy poruch v FPGA a moznosti jejich simulace spolu s návrhem nástroje pro generování poruch typu SEU do reálného hardwaru. V záveru semináre budou výse uvedené techniky demonstrovány s vyuzitím vývojové desky ML506.
V prezentaci bude predstaven princip a experimentální výsledky metody, která umoznuje zkrátit dobu aplikace testu obvodu pomocí zmeny poradí klopných obvodu v retezci scan. Metoda je zalozena na zkrácení dlouhých spoju mezi klopnými obvody scan retezce, které jsou více náchylné ke vzniku poruch. Díky eliminaci techto problematických spoju postací k dosazení dostatecného pokrytí chyb mensí pocet testovacích vektoru a tím dojde i ke zkrácení doby aplikace testu. V záveru budou predstaveny dalsí problémy, které jsou resitelné zmenou poradí klopných obvodu v retezci scan, a bude nastínen dalsí smer výzkumu.
Celulární automaty jsou jedním z mozných modelu pro masivne paralelní výpocetní systémy. Jedním z problému pri hardwarové implementaci CA je to, ze model CA nepocítá s odolností proti poruchám (OPP). Existující implementace celulárních systému resí OPP slozitými zpusoby extrémne zvysujícími pozadavky na hardware. Soucástí prezentace bude návrh jednoduché N-modulové redundance v CA a vyhodnocení jejího úcinku na výpocet nekolika ruzných vzorových úloh za prítomnosti prechodných a stálých chyb.
Prezentace predstavuje experimentální framework vyvinutý skupinou ANT@FIT. Jedná se o sadu kódu v jazyce Python urcených pro zkoumání algoritmu zpracování paketu. Mezi tyto algoritmy radíme vyhledávání vzoru, klasifikaci a operaci vyhledání nejdelsího shodného prefixu. Soucástí jsou také datové sady pro snadné porovnání vlastností jednotlivých algoritmu. Netbench je volne dostupný na www.fit.vutbr.cz/netbench.
Gramatická evoluce je podle autoru "systém, který muze být pouzit pro generování retezcu v jakémkoliv jazyce". Je zalozen na fúzi evolucních algoritmu a formální gramatice definované v Backus-Naurove forme. Benefitem gramatiky je moznost kódování znalostí o problému a ohranicujících podmínek, evolucní algoritmus zase predstavuje nástroj pro efektivní generování retezcu. Výstup se následne dá interptetovat a pouzít pro ruzné úcely, generováním programu pocínaje a návrhem mostních pilíru a architektury konce. Výhodou gramatické evoluce je tedy velká robusnost, nevýhodou pak muze být relativne pomalý beh. Ve spolupráci s University College Dublin jsme se zabývali moznostmi akcelerace této metody s pouzitím velkého výpocetního potenciálu moderních grafických cipu (GPU). První výsledky ukazují, ze pro nekteré problémy muze být gramatická evoluce významne zrychlena.
V príspevku bude prezentovaný nový model pre mikrosimuláciu vysoko rozsiahlych cestných sietí. Model je zalozený na aplikácii celulárnych automatov a vhodne rozsírený o elimináciu nechcených vlastností týchto modelov, akou je i zastavenie vozidla z maximálnej moznej rýchlosti v jedinom simulacnom kroku. Presnos tohto modelu bola validována porovnaním s dopravnými fundamentalnými diagramami. Paralelná implementácia umoznuje skoro lineárne zrýchlenie na platformách s viacjadrovými procesormi.
Flow cache and its variants are often used in network devices to improve performance of stateful traffic processing. These caches are usually tuned to provide best performance on average traffic mix but do not consider worst case scenario. For example, a network flow cache may witness a performance drop when flooded with a large amount of new flows, a common side-effect of DoS or scanning activities. Therefore, the goal is to design a flow cache and its effective management, in particular, to overcome these flooding periods and preserve state of existing connections. In order to achieve this goal, genetic algorithm (GA) is used to evolve a replacement policy that would perform better than other popular policies. The presentation will show behavior of a flow cache with different replacement policies obtained by a simulation on a traffic sample with manually generated DoS. The results indicate that it is possible to find (evolve) a replacement policy that is as good as other well-performing policies during normal periods but behaves better during flooding.
azko si predstavi v 21 storocí vezmi významný projekt alebo inováciu, pri ktorých by ídey, pojmy, modely, metódy a prostriedky informatiky nehrali vezmi dôlezitú úlohu. Podobne sa ocakáva, ze pri rozvoji prakticky vsetkých akademických a technických disciplín, umenia, medecíny, ekonomiky, atd budú ma rozhodujúcu rozu myslenie, paradigmy, metódy a prostriedky informatiky. Aby informatika mohla plni túto svoju spolocenskú úlohu je nutné, aby sa zacala chápa, rozvíja a vyucova ako podstatne sirsia a hlbsia oblas vedy a techniky, ktorá súcasne prinása novú metodológiu pre vsetky oblasti spolocenských aktivít a ktorá sa sama stará o vytvorenia prostriedkov na plné uplatnenie svojho aplikacného potenciálu. V prednáske sa bude prezentova nové, podstatne sirsie a hlbsie ako doposiaz, chápanie informatiky ako disciplíny, ktorá má ctyri úzko prepojené zlozky: vedeckú, technickú, metodologickú a aplikacnú. Nové chápanie informatiky bude blizsie ilustrované cez niektoré z jej "grand challenges". V prednáske sa budú tiez prezentova a analyzova korene, impulzy a ojektívna potreba nového chápania informatiky, co bude zasadené aj ako do historického tak aj filozofického kontextu. Prof. Gruska je clenem The Academy of Europe, drzitelem Computer Pioneer Award (IEEE Computer Society) a rady dalsích ocenení. Je autorem 3 knih, více nez 140 vedeckých clánku a prednesl více nez 280 prednásek na konferencích a seminárích. Na zahranicních univerzitách pusobil více nez 15 let. Nedávno o nem Slovenská televize vysílala porad GEN, viz YouTube
For Very Large Scale Integrated (VLSI) Circuits intended to be used in highly reliable applications, formal specification and analysis is mandatory. Two trends in VLSI design favour a modeling approach analogous to that used for distributed systems: (i) noticeable communication delays between circuit components and (ii) increasing failure rates caused by wear-out and particle hits in circuits with ever decreasing feature sizes. Despite these striking similarities, specifying and analyzing circuits by means of classic distributed system models is either overly lengthy or not possible. To overcome these limitations a new modeling and analysis framework tied to the peculiarities of fault-tolerant on-chip algorithms is presented. The capabilities of this framework are then illustrated by applying it to clockless on-chip algorithms, that is, circuits that are not driven by a central clock. The framework is extended by a Petri net like specification language, which is used to state pivotal circuit components for building clockless fault-tolerant on-chip algorithms. Among those is the General Join module, a module that allows to merge data provided by different sources in a fault-tolerant manner. In the thesis a complete specification is provided and generic timing properties are derived. Furthermore, an implementation of a General Join module in terms of simpler circuit components is given and proven correct. In contrast to clockless circuits, synchronous circuits are driven by a central clock which inherently constitutes a single-point of failure. A common technique to make synchronous circuits fault-tolerant is by replication of the circuit and its clock source. Thereby, the problem arises to provide fault-tolerant, synchronized clock signals that do not diverge over time to each of the replicas. This problem is termed the _tick generation_ problem. It is shown that an alternative to replicated synchronized clock sources is to let a set of General Join modules, forming an on-chip distributed algorithm, generate synchronized clock signals in the course of their interaction. A correctness proof and performance measures of this solution are derived.
JPEG2000 je obrazový kompresní standard mající poskytunout vynikající kompresní výkon a také radu pokrocilých vlastností, které jsou vyzadovány aplikacemi v oblastech jako je medicínské zpracování obrazu, filmový prumysl nebo archivace obrazu. Práve kompresní výkon a pokrocilé vlastnosti standardu mají za následek vyssí výpocetní nároky. Grafické karty se behem posledních let staly oblíbenou komoditní výpocetní platformou zejména z duvodu jejich relativne vysokého výpocetního výkonu. Vyuzití výkonu GPU pro akceleraci JPEG2000 komprese muze být dostupným resením, které umozní real-time zpracování videa v HD nebo post-HD rozliseních, ci umozní zkrátit dobu zpracování digitálních patologických snímku, které dnes bezne dosahují rozlisení v rádu jednotek gigapixelu.
K prílezitosti 25. výrocí oficiálního uvedení legendárních pocítacu rady Commodore Amiga na trh budou na seminári prezentovány strípky z pozadí vzniku této legendy (spojující v jedno univerzálne pouzitelný domácí pocítac i herní konzoli), její stavební bloky, architektura a charakteristické rysy, které svou sofistikovaností zaujmou i v dnesní dobe - CPU rady MC68K, pouzití zákaznických obvodu a koprocesoru, pameove úsporná planární bitmapová grafika, multimédia, plne preemptivní jádro OS vyzadující minimum výpocetních prostredku (dnes bychom pouzili napr. pojem mikrojádro, jádro vestavného (RT)OS), zcela intuitivní ovládání, autokonfigurace karet a zarízení. Seminár bude oziven výstavou funkcních modelu Amiga 500, Amiga 1200, Amiga 1200 v provedení tower - zájemci si tedy mohou vyzkouset, co (jiz pred 25 lety!) bylo mozné na této platforme a zavzpomínat, kdy tytéz vlastnosti zaznamenali (ci dodnes nezaznamenali) na pocítacích jiných výrobcu.
Prezentace strucne seznámí posluchace s pobytem prednásejícího ve francouzské výzkumné instituci Telecom Bretagne. V prubehu prezentace budou nastíneny problémy spojené s anotací a následnou klasifikací provozu na moderních sítích. Bude predstaven princip klasifikátoru zalozeného na sekvencích TCP znacek v síovém toku a jeho mozná rozsírení. V záveru bude prezentováno krátké orientacní srovnání výzkumných mozností a zázemí na Telecom Bretagne a Fakulty informacních technologií.
My thesis describes the technique of the evolutionary design aimed at scheduling of collective communications on interconnection networks of parallel computers. In order to avoid contention for links and associated delays, collective communications proceed in synchronized steps. A minimum number of steps is sought for the given network topology, wormhole (pipelined) switching, minimum routing and given sets of sender and/or receiver nodes. The proposed technique is not only able to re-invent optimum schedules for known symmetric topologies like hypercubes, but it can find schedules even for any asymmetric, irregular, multistage and fat topologies in case of general many-to-many collective communications. In most cases, the number of steps reaches the theoretical lower bound for the given communication pattern; if it does not, non-minimum routing can provide further improvement. Optimal schedules may serve for writing high-performance communication routines for application-specific networks on chip or for the development of communication libraries in the case of general-purpose interconnection networks.
Interactive Evolutionary Computation: Introduction, Humanized Computational Intelligence, Applications to Art, Engineering, Education, Edutainment and Therapy, Music and Creativity, Data-Mining and Interactive Fitness Evaluation to Musical Creativity. "Closing concert" and conclusions.
Pocítace firmy Sinclair Research Ltd. - pocítace, kterými ceské domácnosti vstoupily do digitálního veku. Je tomu jiz 70 let, co se v Londýne narodil geniální vynálezce a zakladatel firmy Sir Clive Sinclair. Je tomu jiz 30 let, co na trh vstoupil ZX-80, první pocítac na svete, který se prodával pod 100 liber. Následován typem ZX-81, který pokoril hranici 70 liber a obrovským obchodním úspechem (behem dvou let prodáno více nez milion kusu po celém svete), pripravil pudu legende - domácímu pocítaci ZX Spectrum. Spectrum se díky své barevné grafice stalo fenoménem v oblasti pocítacových her, prekonalo veskeré prodejní rekordy svých predchudcu, dominovalo trhu v ruzných vylepsených verzích po dalsích 10 let a dockalo se desítek legálních i nelegálních klonu vyrábených na obou stranách zelezné opony. Pametníci hebkých gumových kláves, ale i vy, kterí jste zacínali az s pocítaci rady PC, prijdte na nás malý retroseminár, kde si pripomeneme architekturu a konstruktérské finesy techto pocítacu, soucasná resení (protoze Spectrum stále jeste zije!), uvidíme zive témer vsechny zástupce rady pocítacu Sinclair i s jejich netradicními periferiemi. Muzete si zkusit naprogramovat "Hello world" ve Spectrum BASICu, zahrát JetPac, zformátovat Microdrive Cartridge nebo vytisknout vizitku na pokovený papír ZX-Printeru. Výstavu modelu Sinclair doplní jejich "konkurenti" z tuzemské i zahranicní produkce výpocetní techniky 80. let ze sbírek pripravovaného muzea výpocetní techniky na FIT.
Modelovanie aktuálnej dopravnej situácie je priamym predpokladom pre priebezné trvalé zaistenie funkcného, spozahlivého, bezpecného, efektivného a k zivotnému prostrediu setrného systému v cestnej doprave. Tieto modely ale nájdu svoje uplatnenie i pri plánovaní zatiaz neexistujúcich a do budúcna len pripravovaných cestných úsekov. V neposlednej rade môzu poslúzi i ako generátory vstupných dát do autotrenázerov. Pre co najvacsie sa priblízenie modelu realite je potrebné myslie na mnoho parametrov cestnej dopravy. Vzniká tak vysoko komplexný simulacný model, ktorý nie sme schopní v reálnom case vyhodnocova na bezných pocítacoch/procesoroch. Ponúka sa ale moznos akcelerácie týchto simulacných modelov na rôzných typoch platforiem. Ku príkladu môzeme spomenú FPGA alebo v poslednej dobe stále castej vyuzívané GPU. V príspevku bude prezentovaný aktuálny stav problematiky pre rôzne platformy, typy a najmä obmedzenia simulacných modelov a na záver bude predstavený i navrhovaný model vyuzívajúci práve GPU.
Po krátkom úvode do princípov fungovania tlacenej elektroniky si predstavíme jej nekonvencnú výrobu pomocou plotru a "fixky". Porovnáme dosiahnutezné parametre s parametrami klasickej výroby pomocou tlacovej hlavy.
Predmetem prezentace bude analýza propojení scan retezce ve fázi fyzického rozmístení komponent na cipu. Budou uvedeny moznosti optimalizace tohoto propojení, které vedou k snízení pravdepodobnosti vzniku poruch a tím ke zmensení mnozství testovacích vektoru. Záverem bude diskutována moznost paralelního provádení diagnostiky obvodu a dalsí mozné smery výzkumu, který bude dále prováden.
Algoritmus LPM je klícovou soucástí vetsiny síových zarízení a pri blízícím se prechodu na IPv6 se jedná opet o otevrenou otázku k resení. V rámci prezentace budou strucne shrnuty aktuálne pouzívané algoritmy, bude predstavena knihovna lpm-netbench urcená ke srovnávání vsech existujících metod (porovnání jejich rychlosti a pameové nárocnosti) a zejména pro evaluaci metod nových. V záveru budou nastíneny mozné nové algoritmy vycházející z dosavadních experimentu a specifikován plán dalsích prací.
V oblasti evolucního návrhu obvodu dominuje tzv. kartézské genetické programování (CGP), které bylo poprve pouzito pro návrh kombinacních obvodu a pozdeji úspesne aplikováno i v dalsích oblastech. Ackoliv bylo jiz nekolikrát ukázáno, ze evolucní návrh vyuzívající CGP je schopen generovat inovativní resení (napr. kombinacní násobicky s mensím poctem hradel, kvalitnejsí nelineární obrazové filtry, apod.), nepodarilo se doposud nalézt na úrovni hradel slozitejsí kombinacní obvody. Mezi nejvetsí problémy evolucního návrhu patrí pomerne spatná skálovatelnost - v prípade evolucního návrhu komb. obvodu se jedná o znacnou doba potrebnou k nalezení pozadovaného resení, která bohuzel závisí exponenciálne na poctu vstupu. Tento problém lze sice v nekterých oblastech cástecne prekonat za pomocí akcelerátoru vyuzívajících FPGA, v oblasti kombinacních obvodu vsak lineární urychlení není dostacující. Cílem prezentace je predstavit metodu zásadne menící pohled na problém skálovatelnosti evaluace kandidátních resení zalozenou na vyuzití technik známých v oblasti verifikace. Navrzená metoda, která je zalozena na efektivní transformaci reseného problému na SAT instanci, která je následne vyhodnocena SAT solverem, byla aplikována na evolucní optimalizaci kombinacních obvodu s cílem redukovat pocet pouzitých hradel. Tento prístup byl úspesne aplikován na minimalizaci klasických benchmarkových obvodu syntetizovaných pomocí konvencních technik (ABC, SIS) a dále na minimalizaci tzv. tezce syntetizovatelných obvodu. Dosazené výsledky naznacují, ze dostupné techniky vykazují urcité rezervy, ackoliv je problém syntézy císlicových obvodu povazován jiz delsí dobu za vyresenou otázku.
Kaskáda náhledových tabulek (LUT) se jeví jako ideální a jednotná reprezentace pro implementaci logických funkcí v hardware a software. Stávájící syntézní algoritmus generuje prílis dlouhé káskady, které mají pocet bunek roven poctu vstupních promenných. To je výhodné z hlediska ceny (celkové velikosti pameti potrebné pro reprezentaci kaskády), ale nevýhodné z hlediska rychlosti vyhodnocování (pocet bunek). Sousední bunky je vsak mozné sloucit do vetsích bunek vyhodnocujících více vstupních promenných najednou. Muzeme tak snadno volit kompromis mezi cenou a výkonem. V prezentaci bude predstaven algoritmus, který pro zadanou kaskádu s jednovstupovými bunkami nalezne optimální rozdelení kaskády z hlediska výkonu (pro pevne zadaný pocet bunek hledá nejméne pameove nárocnou kaskádu), ceny (kaskáda s nejmensí pameovou nárocností bez ohledu na pocet bunek) a pomeru cena/výkon (optimalizuje se kritérium pocet bunek * pameová nárocnost). V algoritmu je zohlednena cílová platforma (hardware nebo software), nebo ruzné implementace mají rozdílný model výpoctu pameové nárocnosti.
Jednu z oblastí informacních technologií, která v soucasné dobe prodelává intenzivní rozvoj, definuje úsilí smerující k vyuzití ruzných architektur pro akceleraci výpoctu v mnoha oblastech výzkumu i praxe. Tuto skutecnost ilustruje vzrustající nasazení puvodne jednoúcelových karet s GPU obvody. Zajímavou výpocetní architekturu v tomto ohledu predstavuje také resení od IBM, konkrétne Cell Broadband Engine (Cell BE). Jedná se o zástupce tzv. multi-core procesoru, které jsou zrejme nejdostupnejsí v podobe herní konzole PS3. V rámci prezentace bude nejprve detailne popsána architektura procesoru Cell, pricemz pozornost bude venována hlavne pameovému modelu a datovým prenosum. V dalsi cásti prijde na radu herní konzole PS3 a moznosti jejího vyuzití v oblasti vedeckých výpoctu. S tím souvisí i predstavení clusteru slozeného z 11 konzolí PS3, který byl nedávno zprovoznen na ÚPSY. Na záver probehne zhodnocení výhod a nedostatku výsledného resení, vcetne poukázání na ruzná programátorská úskalí.
Soucasné vícejádrové procesory nabízí nízký pomer cena/výkon a je tedy vhodné hledat jejich uplatnení ve výpoctne nárocných aplikacích. Zpracování vysokorychlostního síového provozu je problém nejen výpocetne, ale i pameove nárocný a predstavuje vhodnou úlohu pro plné vyuzití potenciálu vícejádrových procesoru. Ukazuje se vsak, ze pouhé prevedení dosud efektivního programu optimalizovaného pro jednojádrové procesory neprinásí pozadované zrychlení a je tedy treba aplikovat nové prístupy pro tvorbu efektivních paralelních programu s ohledem na cílovou platformu. V rámci prezentace bude ukázáno, kde lezí hlavní problémy zpracování síového provozu na vícejádrových procesorech s durazem na vliv pameové hierarchie, predevsím pak rychlých vyrovnávacích pametí. Na základe poznatku budou formulovány mozné postupy pro dosazení vyssí výkonnosti vybraných síových aplikací.
Klasifikácia paketov je kzúcovým mechanizmom pre diferenciáciu sieovej prevádzky, umoznuje dosiahnutie splnenia poziadaviek na dostupný výkon, bezpecnos a prístupnos sluzieb v pocítacových sieach. Klasifikátory môzu by implementované obvodovo alebo programovo. Ako alternatívu voci obvodovému spracovaniu v FPGA pozornos zameriame na programové spracovanie technológiou multi-core. Budú predstavené architektúry, na ktorých je mozné takéto spracovanie realizova a samotné prístupy k tejto forme klasifikácie.
Tistená elektronika je novým a perspektivním odvetvím elektroniky. Na rozdíl od soucasných technologií zalozených na anorganických materiálech (prevázne kremík), tistená elektronika vyuzívá polymeru elektricky vodivých, polovodivých, nevodivých, citlivých na svetlo ci svetlo emitujících a také anorganických materiálu ve forme nanocástic. Velkou výhodou oproti klasické ciste anorganické elektronice je mnohem jednodussí technologie výroby obvodu - není treba vysokých teplot pro zpracování pouzitých materiálu. Tak je mozno jako substrát vyuzít napríklad pruzné plasty, které vysoké teploty nevydrzí. Na ne lze nanáset vhodné materiály napríklad inkoustovým tiskem. Výhodou je pak nízká hmotnost, pruznost a odolnost výrobku a moznost levné výroby relativne slozitých elektronických obvodu v kusovém mnozství. V soucasné dobe je nejvetsí komercní aplikací této technologie výroba velkoplosných obrazovek sestávajících z aktivních matic organických svítivých diod (OLED) a tenkovrstvých tranzistoru (TFT). Pritom zvládnutá technologie tistených tenkovrstvých tranzistoru otevírá moznosti výroby i slozitejsích logických obvodu na míru. Prezentace bude venována prevázne praktické cásti spojené s tiskem. Seznámí s jednou z mozných technologií tisku a predvede prototyp stroje, který se navrhuje na fakulte ve spolupráci s UPGM. Na záver ukázeme první praktické pokusy a naznacíme problémy spojené s výrobou prototypu tiskového stroje.
Evolucní algoritmy jsou oblíbenou trídou optimalizacních algoritmu a to zejména pro moznost jejich pouzití i v prípade neznalosti teoretických aspektu resené úlohy. Tyto algoritmy se mohou stát neefektivní pri resení úloh hledání komplexních (zejména opakujících se) struktur anebo v prípadech, kdy máme informace o povaze resené úlohy a tyto nezaneseme do evolucního procesu. Jedna z hojne vyuzívaných technik resících tyto nedostatky je pouzití pokrocilého mapování generovaných genotypu na fenotypy predstavující hledaná resení. Na seminári budou prezentovány dva z mozných prístupu k této problematice: Prístup inspirovaný prírodou (respektive literaturou a prednáskami z nove vzniklého predmetu na VFU -- Struktura a evoluce genomu) experimentálne aplikované na úlohu symbolické regrese. A prístup matematický, kdy pro mapování genotyp-fenotyp pouzijeme matematicky vyjadritelnou funkci menící pravdepodobnostní rozlození generovaných resení a tím menící parametry fitness landscape, experimentálne aplikovaný na resní testovací Rastriginovu funkci.
Obecné výpocty na grafických cipech jsou mladé a velmi rychle rostoucí odvetví s radou zajimavých aplikací. Grafické cipy (GPU) za poslední dekádu hrubým výkonem mnohonásobne prekonaly bezné procesory (CPU), jejich cena je ale stále prijatelná pro bezného uzivatele. Proto stojí za to se zabývat jejich potenciálem pri nasazení v informatické praxi. Prezentace se zpocátku zamerí na historii vývoje grafických karet a pocátky jejich programovatelnosti. V následující cásti budou architektury CPU a GPU porovnány z hlediska pameových a výpocetních mozností a budou zmíneny výhody a nevýhody nasazení GPU pro obecné výpocty. Teoretická cást bude zakoncena strucným predstavením výpocetního modelu frameworku CUDA firmy nVidia . Následne bude na príkladech demonstrována schopnost moderního GPU GTX 285. Praktická cást se dále bude týkat nedostatku GPU, predevsím úzkeho hrdla sbernice, vysokých latencí prenosu, vlivu poctu vláken na rychlost výpoctu a SIMD optimalizace pouzitého hardware obecne.
Paralelizace evolucního návrhu je jeden ze zpusobu, jak vyresit problém vysoké výpocetní nárocnosti evolucních algoritmu zabývajících se slozitými problémy. Návrh pravidel celulárních automatu jiste mezi takové slozité problémy patrí. Mezi levné platformy pro paralelní výpocty dnes patrí GPU, které jsou schopny v nekterých prípadech za cenu stolního pocítace nahradit superpocítace v cene tisícu dolaru. Príspevek se zabývá paralelizací evolucního návrhu pravidel celulárních automatu na GPU, navrhuje mozné zpusoby resení a porovnává výkon dvou nejdostupnejsích GPU v kategorii mid-end a high-end, vcetne hodnot urychlení pro evolucní návrh celulárních automatu.
Predmetem prezentace bude predstavení nekolika rekonfigurovatelných architektur a jejich vlastností. Zvlástní pozornost bude mimo jiné venována FPGA firmy XILINX, kde budou ukázány základní principy a výhody cástecné dynamické rekonfigurace. V prezentaci budou vysvetleny dostupné prostredky a kroky, jak navrhovat pokrocilé systémy zalozené na FPGA s vyuzitím principu cástecné dynamické rekonfigurace, které lze mimo jiné vyuzít i pro návrh systému odolných proti poruchám. Budou popsány 3 typy odolných systému vycházejících z architektur TMR a duplex, které jsou doplnené o ruzné diagnostické vybavení (hlídací obvody, komparátory, atd.) a rozdeleny do rekonfigurovatelných modulu. V záveru prezentace bude demonstrován kompletní postup návrhu a implementace odolného systému do FPGA Virtex5 a overení jeho plné funkcnosti i v dobe rekonfigurace jeho cástí.
Úloha klasifikace paketu je netriviální z teoretického i praktického hlediska. V teoretické oblasti byly dokázány hranice prostorové a casové slozitosti pro vyhledávání rozsahu ve vícedimenzionálních prostorech. V praktické oblasti se potýkáme s nutností klasifikovat kazdý paket v case nekolika nanosekund, a zároven ukládat tisíce pravidel do prijatelne drahé pameti. Ze stávajících algoritmu bude zamerena pozornost na algoritmy zalozené na kartézském soucinu polí, a budou strucne prezentovány jejich známé optimalizace. V záveru budou uvedeny predpoklady pro dalsí zdokonalování techto algoritmu.
Tracking a state of network flows is fundamental for a wide range of network operations such as security analysis, traffic engineering, anomaly detection and bandwidth provisioning. On a high-speed backbone link, the intensity of traffic and the number of flows is so high that either packets must be dropped prior to being accounted or a focus is given only on particular flows. The presentation describes the second alternative, focusing on so called heavy-hitters, i.e., flows that account for a large share of the traffic. The goal is to keep state of a heavy-hitter flow since its very beginning which differentiate it from other methods based on observe-and-follow scheme (inherently loosing first few packets of each flow). The method is based on a system of N-way set-associative cache in which flow states in each line are maintained by a victim policy. The right victim policy is the key parameter responsible for expiration of small flows and preserving heavy-hitters. Genetic algorithm is applied to evolve novel victim policy performing better than for example LRU.
V prezentaci budou posluchaci seznámeni s problematikou resenou ve firemním projektu "Parkovací automaty". Dále bude prezentace zamerena na metody vedení projektu, plánování na komunikace se zákazníkem. (Pozn. Milos Ohlídal je absolventem doktorského studia na FIT.)
Kvantové zpracování informace studuje moznosti informatického uplatnení zvlástních zákonitostí a jevu kvantového sveta. Zejména se snazí identifikovat oblasti, v nichz tyto zákonitosti a jevy mohou být vyuzity k dosazení výsledku presahujících moznosti klasického zpracování informace. Umoznuje napríklad redukovat mnozství komunikace potrebné k resení nekterých distribuovaných problému. O pseudotelepatii hovoríme v prípade, ze kvantové zpracování informace je schopno zcela eliminovat potrebu komunikace. V první cásti prednásky budeme ve strucnosti prezentovat základní pojmy a principy kvantového zpracování informace. Dále uvedeme obecnou definici pseudotelepatické hry a tuto definici budeme ilustrovat na dvou príkladech. Záver prednásky bude venován prehledu nekolika dulezitých problému teorie pseudotelepatických her.
Prednáska se zamerí na GPU z hlediska
programování obecných aplikací. Podíváme se na architekturu
GPU. Od té se dostaneme k úlohám, pro které ji lze efektivne
vyuzít a pro které naopak není vhodná. Seznámíme se se základy
OpenCL - momentálne asi nejlepsího zpusobu programování GPU.
Poslední cást bude venována aspektum kritickým pro výkon GPU
(stejne jako moderních CPU) - zejména jde o skoky a práci s
pametí. Prednáska se sice zamerí na GPU, nicméne drtivá
vetsina prednásky je relevantní i pro moderní CPU. V blízké
budoucnosti se navíc pocítá s integrací grafických jader do
procesoru, takze je pro kazdého programátora uzitecné se s
problematikou seznámit.
CV: Jan Prach vystudoval FEL CVUT.
Vyvíjel enterprise Java aplikace a pracoval na pocítacovém
videní ve výcarsku. Nyní pracuje ve firme Sun v Praze na
vývoji technologií kolem Javy. O GPGPU se zajímá uz od dob
prvních programovatelných GPU. Na FEL CVUT obhájil diplomovou
práci na téma "Akcelerace algoritmu pocítacového videní
na GPU".
Doktorandi 1. rocníku: J. Krivánek, M. Demín
Obsahem prezentace je príspevek, který byl prezentován na konferenci ICAIS 2009 (http://icais09.uni-klu.ac.at/). Bude popsán systém pro automatickou "predikci" chování mezinárodního trhu. Systém vyuzívá evoluci v reálném case.
V prezentaci bude podána informace o letní skole ARTIST Summer School in Europe 2009, která se zabývala problematikou vestavených systému.
Doktorandi 1. rocníku: P. Korcek, P. Bartos, P. Polóni
Doktorandi 1. rocníku: P. Kastovský, P. Pospíchal, M. Kajan
Duplication and comparison has proven to be an efficient method for error detection using increased redundancy. Based on this generic principle dual core processor architectures with output comparison are being proposed for safety critical applications. Placing two instances of the same (arbitrary) processor on one die yields a very cost efficient "single chip" implementation of this principle. At the same time, however, the physical coupling of the two replica creates the potential for certain types of faults to affect both cores in the same way, such that the mutual checking will fail. This class of devastating coupling results is called common cause failures (CCFs), which constitutes a major part when calculating a redundant system's probability of failure. The key question here is how this type of coverage leakage relates to other imperfections of the duplication and comparison approach that would also be found using two cores on separate dies (such as coupling over a common power supply or clock). This thesis is concerned with the above question and analyzes several of the relevant physical coupling mechanisms and elaborate a model to decompose the genesis of a common cause fault into several steps. We present an experimental study showing that a very tight local and temporal coincidence of the fault effect in both replica is a crucial prerequisite for a common cause fault. Based on this quantitative input we can conclude from our decomposition model that the risk of common cause faults is low for physical coupling mechanisms with relatively slow propagation speed, such as thermal and mechanical effects.
Wavelet transforms, unlike traditional Fourier-based transforms, are able to provide a time-frequency representation of a signal. Therefore, a representation of a signal that shows its details and trends as a function of time is obtained. They have been proved useful in a wide range of applications like data compression, signal de-noising, pattern recognition... Finding a good wavelet function for a particular type of data is the real issue in the use of wavelet transforms. The computation of the transform is done, from a general point of view, as a series of filtering stages over the original signal. Calculation and tuning of the coefficients of these filters is, therefore, the crucial point in the wavelet transform design. For this reason, an evolutionary optimization of these coefficients is a possibility that deserves to be investigated. This approach to wavelet design has just been recently tackled by some research groups. This presentation will show the work done in the evolution of wavelets by means of evolutionary strategies for the compression of specific types of images.
V prezentaci bude predstaven aktuální výzkum skupiny VLSI FEL CVUT v oblastech diagnostiky, testování a spolehlivosti císlicových obvodu.
Eduard aneb lidová tvorivost v EDA
Pro
zobrazení Booleovské funkce v EDA se pouzívá mnoho formalismu,
jejichz vzájemný prevod mívá exponenciální slozitost, navíc
nejsou kanonické a proto nejsou prevoditelné beze ztráty
informace. Bezné univerzitní systémy (SIS, ABC, Espresso)
pouzívají vzdy jediný formalismus, který je vázán na
formulaci jejich algoritmu. Jádrem experimentálního systému
Eduard je datová struktura, která dovoluje hybridní popis
(libovolného) logického obvodu strukturou a chováním. Systém je
neutrální vuci formalismum a v tomto smeru rozlisitelný. Je
bezeztrátový vuci importovaným datum. Podporuje skriptování
(Tcl/Tk) a GUI na bázi Tk. Nad základní strukturou operuje
dotazovací vrstva (ve vývoji) a dále importní a exportní
procesy. Systém byl zatím pouzit pro nekolik studentských prací.
Nachytali jsme na svestkách vetsinu syntézních
nástroju (a víme, cím to je)
Umíme generovat pomerne
velkou trídu príkladu pro logickou syntézu, u nichz je známa
horní mez velikosti implementace. Obvody vznikají slozením
libovolného obvodu originálního (napr. benchmarku) a paritního
stromu na výstupu, s následným prevodem celého obvodu do
dvojúrovnové reprezentace. Nekteré z techto obvodu jsou pro
vetsinu nástroju velmi obtízné _ výsledek je az dvacetkrát
horsí, nez horní mez. V tom jsou podobné príkladum, které
publikovali Cong a Minkovich. Zjistili jsme, ze v prípade
paritních príkladu je problém v neschopnosti nástroju provést
obecnou bidekompozici bud vubec, nebo vzhledem k operátorum XOR.
V prípade príkladu Conga a Minkoviche je na vine neschopnost
zanedbat (nevhodnou) strukturu vstupního popisu. Na základe toho
formulujeme pozadavky na reprezentaci obvodu a schopnosti nástroje,
který by byl prost takových nepríjemných prekvapení.
Spolehlivost a bezpecnost zeleznicních
zabezpecovacích zarízení
Praktické vyuzití teoretických
metod pro zvysování a rízeni spolehlivostních ukazatelu pri
návrhu systému s programovatelným hardwarem (FPGA). Pouzití
redundance na ruzných úrovních (zdvojení, ztrojeni - TMR, dual
TMR). Vse dokumentováno na Markovských modelech pro obnovované
systémy vytvorených na základe systému jiz pouzívaných v
praktickém nazazení na ceských zeleznicích Správou zeleznicní
dopravní cesty (SDC).
In the brain, neurons are extremely complex cells whose morphology grows and changes in response to the external environment. However, it has been evident for a long time that Artificial Neural Networks have learning abilities that are insignificant compared with some of the simplest biological brains. Why? We argue that we understand enough neuroscience to create much more sophisticated models and we have now have the computational power to implement them. We have created a model of a neuron that requires seven programs. The neural network that occurs by running these programs has a highly dynamic morphology in which neurons grow, and die, and neurite branches together with synaptic connections form and change. We use a form of evolutionary computation called genetic programming to obtain programs that build learning networks. We have evaluated the capability of these networks on two classic problems in Artificial Intelligence: Wumpus world and the game of draughts (checkers).
Prezentace bude zamerena na nekteré zajímavosti z trímesícní stáze v Computer Labs, University of Cambridge. Predevsím se zamerí na krátké seznámení s platformou NetFPGA a naváze popisem dvou projektu, na kterých jsem v rámci pobytu pracoval. Do detailu bude rozebrán projekt venující se identifikaci aplikací v síovém provozu, který vyuzívá nekterých vlastností síového provozu pro hybridní implementaci "Organizéru aplikacního provozu". Ten je zalozen na spolupráci pocítace a NetFPGA. Systém dovoluje velmi presne identifikovat a následne organizovat provoz s minimálním zpozdením na gigabitových rychlostech.
V prezentaci budou predstaveny prostredky a nástroje pro cástecnou dynamickou rekonfiguraci.V první cásti budou popsány základní hardwarové a softwarové pozadavky rekonfigurace. Druhá cást se bude detailne zabývat postupem vytvárení rekonfigurovatelného designu. Záverecná cást se bude venovat podpore cástecné rekonfigurace ze strany dodavatelu FPGA.
L. aloudek: Sebeopravující se masivne paralelní
výpocetní systémy
M. ádník: Modelování a optimalizace
monitorování síových toku
P. Mikusek: Dekompozicní
techniky pro aplikacne specifické systémy
As a PhD student doing a short stay at the Department of Computer Systems @ FIT, the main objective of this presentation is give an overview of "who am I". Therefore, I will briefly talk about my home institution in Spain, Universidad Politécnica de Madrid, the Faculty I am actually enrolled at and the department/group where I do my research, Industrial Electronics Centre. After that, I will follow with a quick flashback of some projects I have developed in the past to finish with my current research interests and master lines of my PhD thesis.
Prezentace se zameruje na tématiku vyhledávání regulárních výrazu ve vysokorychlostním síovém provozu. V první cásti prezentace budou diskutovány ruzné prístupy k pojmu regulární výraz pouzívané v oblasti vyhledávání vzoru. Poté budou strucne zmíneny problémy související s vysokými propustnostmi, kterých musí vyhledávací jednotky dosahovat, a následne budou shrnuty základní principy, které se vyuzívají ve State-of-the-art implementacích vyhledávacích jednotek.
Prednáska pojednává o skupine algoritmu klasifikace paketu zalozených na kartézském soucinu. Tyto algoritmy dosahují velmi velké paketové rychlosti, jejich nevýhodou je ale velká pameová nárocnost, která je v nejhorsím prípade exponenciální. Nová metoda pro snízení velikosti potrebné pameti pracuje na principu generalizacních pravidel. Na základe techto pravidel dochází ke zobecnování dílcích výsledku klasifikace pri zachování informace potrebné ke správné klasifikaci paketu. Výsledky ukazují na výraznou úsporu pameti v nekterých prípadech.
V prezentaci bude popsán Age-Layered Population Structure (ALPS) algoritmus, který je primárne navrzen k udrzování diverzity v genetickém programování. Pro pouzití s kartézským genetickým programováním (CGP) byl tento algoritmus upraven a overen v úloze návrhu obrazových filtru. Výkonnost tohoto algoritmu byla porovnána se standardním algoritmem pouzívaným v CGP.
Výklad bude zameren jak na návrh polymorfních obvodu se dvema funkcemi, tak predevsím na jejich následnou optimalizací s ohledem na pocet logických clenu obvodu. Bude ukázáno, ze zpusob, jakým je obvod navrzen, se významne odrází na výsledné optimalizaci.
Výklad bude zameren na nekteré zajímavosti a zkusenosti z dvoutýdenní stáze na Department of Informatics, University of Oslo a na cinnosti, které byly v prubehu pobytu vykonávány. Probehne seznámení s experimenty evolucního návrhu obvodu pomocí celulárních automatu (CA) se zavedením nekterých dodatecných rozsírení, zejména parametru L-back známého z kartézského genetického programování (CGP) a moznosti volby poctu bunek CA nezávisle na velikosti cílového obvodu. Dále bude zmínen jeden z prístupu k evolucnímu návrhu obrazových filtru a výsledky, kterých bylo tímto dosazeno. V záveru bude uveden plán spolupráce obou institucí.
Evolutionary Computing is search algorithms based on the mechanisms of natural evolution and survival of the fittest. It can be applied to problem solving in general as well as more specifically to the design of hardware. We have been evolving hardware for a set of different applications including signal and image classification tasks. Examples of our work on this will be included in the talk. However, the talk will start with an introduction to our Department of Informatics followed by an introduction to the different projects at our Robotics and Intelligent Systems research group including applying evolutionary computing in robotics.
Jim Torresen received his M.Sc. and Dr.ing. (Ph.D) degrees in computer architecture and design from the Norwegian University of Science and Technology, University of Trondheim in 1991 and 1996, respectively. He has been employed as a senior hardware designer at NERA Telecommunications (1996-1998) and at Navia Aviation (1998-1999). Since 1999, he has been a professor at the Department of Informatics at the University of Oslo (associate professor 1999-2005). Jim Torresen has been a visiting researcher at Kyoto University, Japan for one year (1993-1994) and four months at Electrotechnical laboratory, Tsukuba, Japan (1997 and 2000). His research interests at the moment include reconfigurable hardware, evolvable hardware, system-on-chip design and applying this to complex real-world applications. Several novel methods have been proposed. He has published a number of scientific papers in international journals, books and conference proceedings. He is in the program committee of more than ten different international conferences as well as a regular reviewer of a number of international journals (mainly published by IEEE and IET). He also acts as an evaluator for proposals in EU FP7.
Main objective of this presentation is to outline the possible ways how to achieve a substantial acceleration in case of advection-diffusion equation (A-DE) calculation, which is commonly used for a description of the pollutant behavior in atmosphere. A-DE is a kind of partial differential equation (PDE) and in general case it is usually solved by numerical integration due to its high complexity. These types of calculations are time consuming thus the main idea here is to adopt CUDA platform and commodity GPU card to do the calculations in a faster way. The solution is based on Runge-Kutta method to handle the integration. As a matter of fact, the selected approach involves number of auxiliary variables and thus the memory management is critical in order to achieve desired performance. Several variants of the solution have been implemented where each one use a different memory access scheme. Detailed evaluation is provided where the obtained results show a tremendous processing speed up in comparison to CPU.
Vyuzití umelé inteligence a prírodou inspirovaných algoritmu v aplikacích, a to zvláste tech, kde hraje roli zpracování dat v reálném case, se casto neobejde bez hardwarové akcelerace. Typickou oblastí je zpracování multimediálních dat v reálném case. Soucasný rozvoj technologií pro výrobu cipu poskytuje siroké spektrum platforem, a to jak zákaznické obvody ASIC (Application-Specific-Integrated-Circuit) a obvody FPGA (Field-Programable-Gate-Array), tak i radu dnes dostupných specializovaných architektur jako jsou instrukcní sady SIMD (SSE), vícejádrové symetrické nebo heterogenní procesory. Prednáska se zameruje na vyuzití lineárne aproximovaných funkcí pro implementaci perceptronu a RBF neuronu na obvodech FPGA. Dále pak seznamuje s architekturou procesoru Cell a jejím vyuzitím pro paralelní výpocty. Predstavuje opensource balík CIVToolkit, který je vyvíjen jako knihovna algoritmu pro procesory Cell. Záver prednásky je venován vyuzití moderních grafických akcelerátoru pro negrafické výpocty v oblasti výpocetní inteligence.
Testovatelnost patrí k nejdulezitejsím faktorum, které jsou zákazníkem vyzadovány spolu se spolehlivostí, rychlostí, spotrebou, cenou atd. Odhad testovatelnosti silne závisí na presnosti informace, z níz vychází metody tzv. analýzy testovatelnosti. Na seminári budou predstaveny následující výsledky predchozího výzkumu v oblasti analýzy testovatelnosti datových cest císlicových obvodu: princip navrzeného algoritmu analýzy testovatelnosti, struktura knihoven pouzitých k uchování potrebné informace vycházející z tzv. transparentních modelu, knihovna TASTE a príklad aplikace zalozené na vyuzití funkcí této knihovny.
V prezentaci bude predstaven nový algoritmus iterativní dekompozice pro vícevýstupové Booleovké funkce s vestavenou heuristikou pro usporádání promenných. Algoritmus vytvárí kaskádu náhledových tabulek (look-up table, LUT) a soucasne suboptimální vícekoncový binární rozhodovací diagram (Multi-Terminal Binary Decision Diagram, MTBDD). Prístup je ilustrován na praktických príkladech trech typu arbitru.
Scheduling of collective communications (CC) in interconnection networks possibly containing faulty links has been done with the use of the evolutionary techniques. Inter-node communication patterns scheduled in the minimum number of time slots have been obtained. The results show that evolutionary techniques often lead to ultimate scheduling of CC that reaches theoretical bounds on the number of steps. Analysis of fault tolerance by the same techniques revealed graceful CC performance degradation for a single link or node fault. Once the faulty region is located, CC can be re-scheduled during a recovery period.
Prezentace do znacné míry odlehcuje typická vedecká témata semináru a zabývá se srovnáním komercního a akademického sveta v oblasti sítí, monitoringu sítí a hardwarove akcelerovaných zarízení. Nekdy az vtipné ale na druhou stranu z duvodu zpetné vazby pro výzkum velmi cenné zkusenosti jsou v záveru doplneny námety na moznou blizsí spolupráci obou sfér.
Klasifikace paketu je proces, který kazdému paketu priradí jedno odpovídající pravidlo z predem zadané mnoziny pravidel, usporádané podle priority. Takovou operaci je nutné provádet v mnoha síových zarízeních, typickým príkladem je firewall - paketový filtr. Opodstatneným pozadavkem správcu sítí je potom deterministické chování systému, zejména konstantní propustnost. Takovou vlastnost dnes mají pouze zarízení vyuzívající TCAM k ulození pravidel. Nevýhody TCAM (vysová cena, spotreba) odstranují algoritmické prístupy k resení problému, které vsak nedosahují konstantní propustnosti. V diplomové práci jsem navrhnul nový algoritmus klasifikace paketu, který pro kazdý paket pristoupí práve dvakrát do externí pameti, nezávisle na poctu a slozitosti pravidel, i na typu paketu. V doktorském studiu se chci zamerit predevsím na snízení pameové nárocnosti algoritmu. Ackoliv pameová slozitost je v nejhorsím prípade exponenciální, zdá se ze pro bezné mnoziny pravidel lze provést nekolik triku pro významné usetrení pameti.
V prezentaci budou predstaveny výsledky diplomové práce na téma rychlé vyhledávání regulárních výrazu v technologii FPGA. Pro vyhledávání je pouzito deterministických konecných automatu. Vysoké rychlosti je dosazeno pomocí transformace vstupní abecedy, coz umoznuje akceptování více vstupních znaku v jediném kroku automatu. Výsledný automat má obrovskou, ale rídce zaplnenou tabulku prechodu. Práce diskutuje algoritmy perfektního hashování, které umoznují vyhledávat v tabulce prechodu v konstantním case. Na záver budou diskutovány dalsí mozné smery výzkumu, který bude prováden v rámci disertacní práce.
V prezentaci jsou diskutovány nynejsí zpusoby identifikace aplikacních protokolu uprostred síové infrastruktury a jejich problémy. Dále bude predstaven model identifikace aplikacních protokolu a výsledky simulací navrzeného modelu. V záveru prezentace bude predstavena navrzená architektura sondy pro identifikaci aplikacních protokolu a dosazené výsledky. Bude prezentována problematika extrakce polozek z hlavicek síových protokolu s ohledem na vyuzití v ruzných síových aplikacích. Bude predstaven prototyp extrakcní jednotky a také budou diskutovány optimalizace a dalsí smery vývoje v této oblasti.
V prezentaci jsou predstaveny základní myslenky a experimenty s aplikací hlídacích obvodu do architektur respektujících odolnost proti poruchám. Je nastínená predpokládaná metodika pro generování ruzných posloupností FT architektur s ruznou úrovní zabezpecení a jejich implementace do obvodu FPGA. Diskutovány jsou také prvotní výsledky experimentu z této metodiky. V záveru prezentace bude nastínen smer dalsích dílcích kroku pri resení navrhované metodiky.
Modern GPUs with their huge computing capacity and massive parallel architecture are beginning to be used in various fields of computer science as an acceleration unit for scientififc computation. In this presentation a brief description of the NVIDIA CUDA computing system will be given. Two applications illustrating the possibilities of this framework will be discussed - execution speed-up of Matlab-based methods useful for image compression and Cartesian Genetic Programming (CGP) paradigm acceleration.
The presentation will be comprising of two parts: (1) The general aspects of Indian life, culture, education system and prominent places to visit. (2) The sceintific aspects of how the Matlab Inbuilt fucntions could be potentitally accelerated with CUDA (Compute Unified Device Architecture) primarly focussing on the functions related to wavelet image compression.
Na seminári bude uveden prehled metod pro optimalizaci funkcí reálných parametru. Soustredíme se na metody prímého prohledávání, tedy na situaci, kdy o optimalizované funkci nic nevíme (napr. neznáme derivace). Od strucného prehledu klasických metod se pres evolucní strategie dostaneme k algoritmum typu EDA a k algoritmu CMA-ES, který je v soucasné dobe povazován za spicku v této oblasti. Cinnost nekterých algoritmu bude demonstrována graficky.
Na seminári bude predstaveno polymorfní hradlo NAND/NOR rízené napájecím napetím, které bylo realizováno technologií AMIS 0,7 mikronu v rámci projektu Metody návrhu polymorfních císlicových obvodu (GACR 102/06/0599). Dále bude uveden prototyp samocinne testovatelné scítacky, která toto hradlo vyuzívá. Na záver budou diskutovány dalsí potenciální aplikace polymorfních hradel.
Zatímco pri vývoji softwarových aplikací se relativne dávno preslo od jazyka strojových instrukcí k objektove orientovaným prístupum, pri vývoji programovatelného hardware se stále nejvíce vyuzívají jazyky VHDL a Verilog z 80.let minulého století. Cílem mé dizertacní práce je proto vytvorit metodiku pro rychlou tvorbu síových aplikací s vyuzitím komponentového programování a dále metodiku pro automatické zabezpecení systému na ruzných úrovních s cílem dosáhnout vyssí bezpecnosti a odolnosti proti poruchám. V rámci prezentace budou predstaveny teoretická východiska, doposud navrzené metody a smery dalsího vývoje mé dizertacní práce.
V prezentaci budou predstaveny výsledky evolucního návrhu násobicek, které produkují soucin vstupní hodnoty x s nekolika predem definovanými konstantními koeficienty. Techto koeficientu muze být i nekolik desítek. Takové násobicky je výhodné pouzít pri obvodové implementaci císlicových filtru. Navrzená metoda je v urcitých prípadech schopna vylepsit nejlepsí známá resení.
Celulární automat (CA) se jeví jako slibný výpocetní model pro budoucí masivne paralelní výpocetní systémy. Dulezitými predpoklady pro vznik takových systému jsou rychlá konfigurace a odolnost proti poruchám. Sebereplikace by mohla být resením techto pozadavku. Prezentace bude obsahovat prehled soucasných technik sebereplikace a zmíneny budou i nekteré fyzické platformy implementující CA, jako napr. Embryonics ci Cell Matrix.
Náplní této prezentace bude predstavit jazyk PSL z hlediska jeho praktického vyuzití. Dále bych chtel ukázat výhody a problémy, které se mohou vyskytnout pri návrhu obvodu s pouzitím jazyka PSL v simulacním programu MODELSIM. V dalsí cásti predstavím vyuzití softwaru FoCs od firmy IBM.
V rámci prezentace budou predstaveny tri malé instance rekonfigurovatelných obvodu a budou analyzovány jejich vlastnosti pomocí hrubé síly a evolucního algoritmu. Ackoli jsou navrzené obvody velmi podobné, vykazují znacné rozdíly zejména v poctu mozných unikátních implementovatelných logických funkcí, citlivosti funkce na inverzi bitu v konfiguracním retezci a prumerném poctu generací evolucního algoritmu potrebných k nalezení zádané funkce. Pokud se nám podarí identifikovat citlivé bity rekonfigurovatelného obvodu, muzeme tuto znalost zahrnout do evolucního algoritmu.
Prezentace v úvodu popisuje virtualizaci pocítace zejména z hlediska vstupne/výstupních síových operací. Dále jsou zmíneny problémy spojené s virtualizací a je navrzeno jejich resení.
V rámci prezentace bude predstavena metodika návrhu polymorfních obvodu. Bude prezentována konstrukce binárních rozhodovacích diagramu, zpusoby redukce diagramu a následne jejich syntéza do polymorfního obvodu. V záveru prezentace budou uvedeny výsledky provedených experimentu na vybraných obvodech.
Tento seminár se bude zabývat dvema oddelenými tématy. Nejprve bych rád predstavil nové metody a dosazené výsledky v oblasti optimalizace skupinových komunikacních vzoru, které vedly k výraznému urychlení samotného procesu optimalizace. Díky temto akceleracním heuristikám byla rovnez nalezena nová teoretická dolní mez casové slozitosti, jenz najde své uplatnení predevsím u speciálních propojovacích sítí. Druhou cást semináre se budu zabývat paralelizací pokrocilého evolucního algoritmu BMDA. Nove navrzená technika vyuzívá metody prenosu a kombinace dílcích pravdepodobnostních modelu za úcelem akcelerace optimalizace pri zachování vysoké efektivity daného algoritmu.
Pri návrhu moderních císlicových obvodu se cím dál casteji dostává do popredí pozadavek na nízký príkon návrhu pri zachování jeho dobré testovatelnosti. Pri pouzití bezne dostupných DfT nástroju lze sice dosáhnout pomerne dobré testovatelnosti, nicméne príkon behem aplikace takto vygenerovaných testu je casto vyssí ve srovnání s príkonem v bezném funkcním rezimu. V príspevku bude predstavena metoda pro optimalizaci testu generovaných profesionálním nástrojem pro nízký príkon. Dalsí cást príspevku bude venována optimalizaci testu pro nízký príkon s vyuzitím transparentních datových cest (I-cest).
Seminár se bude zabývat poslední verzí formálního modelu testovatelných bloku (TB). Dále pak predstavím problémy, které nastávají pri pouzití metodiky rozdelení obvodu na TB a jejich resení.
V prezentaci bude predstavena metoda pro optimalizaci testu obvodu, která vychází ze zmeny funkce vnitrních prvku obvodu pred zapocetím testu. Taková zmena za jistých predpokladu muze vést ke zlepsení parametru testu obvodu jako napr. ke snízení potrebného poctu testovacích vektoru nebo zlepsení pokrytí poruch. Bude predstavena deterministická metoda nacházení mozných zmen funkce vnitrních prvku obvodu a výsledky této metody nad benchmarkovou sadou ISCAS85. Na záver budou diskutovány moznosti provádení zmen funkce vnitrních prvku v reálných obvodech.
V poslední dobe se stále casteji vyuzívá v oblasti evolucního návrhu tzv. kartézské genetické programování (CGP), které bylo puvodne vytvoreno pro návrh kombinacních obvodu. CGP pouzívá pomerne specifický zpusob reprezentace a kódování kandidátního resení. Narozdíl od genetického programování vyuzívajícího n-ární strom, je reprezentace CGP mnohem blizsí resenému problému. Dalsí výhodou je nemenný pocet uzlu, který mj. umoznuje efektivní hardwarovou realizaci. Známými problémy evolucního návrhu jsou vsak pomerne spatná skálovatelnost a znacná doba potrebná k nalezení pozadovaného resení, která navíc exponenciálne závisí na poctu vstupu (v prípade evolucního návrhu komb. obvodu). Tento problém lze cástecne prekonat nasazením vyssího výpocetního výkonu a paralelizací výpoctu. Jinou mozností je vyuzít hardwarový akcelerátor, který umoznuje výrazné zkrácení doby nutné k nalezení pozadovaného resení. Prezentace je rozdelena na tri cásti. Cílem první cásti je predstavit moznosti akcelerace CGP a dosazené výsledky. Výsledky budou demonstrovány na úloze evolucního návrhu kombinacních obvodu. Druhá cást bude zamerena na moznosti optimalizace poctu pouzitých hradel. Na záver bude predstavena hardwarová platforma vyuzívající FPGA Virtex II Pro. Tato platforma umoznuje resit radu problému -- napr. regresi v oblasti celých císel, evolucní návrh kombinacních obvodu, evolucní návrh radicích sítí, evolucní návrh násobicek vyuzívajících pouze scítání a posuvy apod.
Ve dnech 12.11. az 16.11. probíhal pod zástitou Akademie ved CR kurz základu vedecké práce. V rámci tohoto kurzu probehlo více nez 15 prednásek. Seminár úcastníkum priblízí poslání kurzu a pokud mozno i nápln jednotlivých prednásek.
V prezentaci jsou predstaveny základy jazyka PSL (Property Specification Language) a zpusob vytvárení hlídacích obvodu pomocí tohoto jazyka. Soucástí prezentace je také predstavení nástroje FoCs firmy IBM pro preklad vlastností hlídacích obvodu popsaných v PSL do VHDL, Verilogu nebo C++. V záveru je demonstrován príklad hlídacího obvodu pro protokol LocalLink firmy XILINX získaného jako VHDL komponenta z popisu specifikace protokolu v jazyce PSL.
The contents of this presentation is primarily focused on multidimensional image processing techniques and their applications. At first selected contemporary methods will be briefly discussed. However, an adequate representation of geometric features within an image or exploitation of multidimensional information dependency is desirable. In this context main attention will be given to extension of wavelet methods and deployment of multidimensional filter banks. The conclusion suggests possibilities for hardware acceleration and contains also preliminary experiments.
V prezentaci je predstavena platforma NetCOPE pro rychlý vývoj (nejen) síových aplikací nad technologií FPGA. Platforma zahrnuje protokol pro prenos dat ve forme rámcu, vstupní a výstupní síové bloky, vysokorychlostní propojení se softwarovou vrstvou a sadu jednotek pro analýzu a zpracování síového provozu. Mimo klícových bloku platformy NetCOPE budou predstaveny ukázkové aplikace nad touto platformou, bude uvedeno srovnání s platformou NetFPGA a budou uvedeny smery dalsího vývoje.
The presentation will cover the area of finite state machine (FSM) localization in intellectual property (IP) softcores. A set of behavioral notation softcores with FSM, called controllers, was analyzed by currently developed 3PE heuristic method and the results of these experiments will be presented.
Mezi klasické techniky pouzívané pro rízení postav v akcních a RPG hrách patrí konecné automaty, pravidlové systémy a architektura BDI - obecne techniky reaktivního plánování. Problém nastává v okamziku, kdy chceme simulovat veliký svet, ve kterém se navíc odehrává nejaký príbeh. Zaprvé jsme limitováni omezenými výpocetními zdroji - nelze simulovat celý svet detailne. Zadruhé potrebujeme zvlás representovat osnovu príbehu, který se muze rozvíjet na nekolika místech zároven (svet je veliký) - tuto osnovu totiz nelze "schovat" do reaktivních plánu postav. První cást prednásky podává úvod do problematiky level of detail AI, tedy techniky na automatické zjednodusování simulace, která nejsou ve stredu dení. Technika je analogií "grafické level of detail", jez se pouzívá na zjednodusení representace scény v místech dále od pozorovatele, a tím zrychlení jejího zobrazení. Místo zjednodusení representace scény se ale pracuje se zjednodusováním celého prostoru a reaktivních plánu postav. Druhá cást prednásky podává úvod do problematiky storytellingu a zabývá se jednou konkrétní technikou pro representování osnov v príbehu, jez staví na Petriho sítích. Oproti jiným technikám je tato vhodná pro veliké virtuální svety. Budou ukázány i prototypové implementace obou mechanismu.
Stavové automaty (konecné prevodníky) lze vyuzívat jako prediktory skoku v procesorech. Ke konstrukci techto prediktoru lze pouzít evolucní algoritmy. Takto navrzené prediktory jsou ale optimalizovány pro beh jedné skupiny programu, pro které byly navrzeny. V jiných skupinách selhávají. V prezentaci bude posán systém pro online evoluci prediktoru za behu programu, které se dokází adaptovat a zlesovat tak svoji výkonnost.
Na seminári bude predstaven soucasný stav problematiky evolucní optimalizace v dynamickém prostredí, vcetne testovacích úloh. Bude venována pozornost klasifikaci dynamických optimalizacních problému. V záveru budou prezentována východiska disertacní práce.
Ing. Petr Mikusek: Prenosem spoustené
architektury, dekompozicní techniky pro aplikacne specifické
systémy
Ing. Jirí Tobola: NetCOPE - platforma pro rychlý
vývoj síových aplikací
Ing. Jan Winter: Bezpecné propojení pocítacu -
Zamyslení k tématu disertace
Ing. Michal Pajgrt: Programové
vybavení pro komunikaci a nastavení jednotky pro sber dat JSD600
Ing. Tomás Pecenka: Prostredky a metody pro
automatické generování testovacích obvodu
Ing. Milos
Ohlídal: Evolutionary design of collective communication based on
prediction of conflicts in interconnection networks
Ing. M. ádník - Zkoumání síového provozu na
úrovni toku
Ing. L. aloudek - Od evolucního návrhu na
úrovni tranzistoru k výpocetním architekturám pro
nanotechnologie
Ing. L. Capka - Akcelerace grafických operací
v FPGA, evolucní optimalizace první fáze syntézy císlicového
obvodu
Prezentace bude obsahovat popis struktury systému schopného evolvovat prediktory casových rad (vývoj kurzu ve FOREXu) s adaptací na menící se prostredí. Bude popsána funkce prediktoru, nekteré implementacní detaily a problémy, které jsou s tím spojené. Soucástí bude shrnutí práce za jeden rok doktorského studia a plán budoucích prací.
V rámci prezentace budou uvedeny nekteré z nových smeru v oblasti komprese dat. Pozornost bude venována predevsím metodám hyperspektrální komprese, a uz v podobe rozsírení mozností klasických transformacních metod nebo zcela nových postupu. Rovnez bude nastíneno vyuzití komprese pro zpracování medicínských dat. Soucástí prezentace bude i strucné shrnutí práce v prvním rocníku doktorského studia a plán budoucích prací.
Prezentace se bude zabývat návrhem nové metodologie vyuzití rekonfigurace FPGA v diagnostice a tvorbou systému odolných proti poruchám. Navrzená metodika je zalozená na automatizovaném vytvárení hlídacích obvodu pro testování správného chování komunikacních protokolu. Na základe formálního popisu chování protokolu v definicním jazyce je vygenerována odpovídající VHDL komponenta, která detekuje stavy neodpovídající specifikaci daného protokolu. Dále bude uvedené, co je z disertace hotovo a predstaven plán dalsích cinností.
Prezentace bude obsahovat nové výsledky v oblasti zvysování testovatelnosti IP jader v behaviorální forme zápisu, vcetne formálních metod, experimentu, a dalsího plánovaného výzkumu. Soucástí prezentace bude i shrnutí výsledku z oblasti disertacní práce a plán pro dalsí postup.
Prezentace se bude venovat moznosti vyuzití evolucních algoritmu pro návrh bezpecnostních protokolu (konkrétne 'amplifikacních' protokolu pouzívaných pro zvýsení bezpecnosti sdíleného klíce v cástecne kompromitovaných sítích) a útocníkových strategií pro rozmisování odposlouchávacích uzlu v bezdrátových sensorových sítích. Pri návrhu protokolu je kvalita (fitness) kandidátních protokolu hodnocena s vyuzitím síového simulátoru namísto formálního verifikacního nástroje. Tuto zámenu lze provést, nebo hledaný protokol popisuje zpusob kompozice z jednodussích podprotokolu, u kterých lze korektnost formálne overit a které lze bezpecným zpusobem komponovat. Lze tak dosáhnout velmi jemného odstupnování kvality hodnoceného protokolu jako pomer bezpecných komunikacních linek vuci kompromitovaným. Vsechny dosud publikované protokoly pro zkoumaný problém byly znovunalezeny a protokol s vyssí úspesností resp. výrazne mensí zprávovou nárocností byl objeven. Pri návrhu útocníkových strategií byl hledán vzor pro rozmisování odposlouchávacích uzlu tak, aby útocník maximalizoval pocet kompromitovaných komunikacních linek v síti, opet byla fitness pocítána s vyuzitím simulátoru.
V prezentaci budou uvedeny moznosti vyuzití polymorfních hradel pri testování konvencních obvodu. Bude predstaven prístup vyuzívající polymorfní hradla, který vede k redukci potrebného poctu testovacích vektoru pro test obvodu. Dále budou uvedeny výsledky prvních experimentu na základních obvodech s vyuzitím uvedeného prístupu. Na záver prezentace bude uveden predpokládaný smer následujících prací.
V prezentaci budou shrnuty aktuální výsledky v oblasti syntézy polymorfních obvodu. Soucástí prezentace bude rovnez informace o stavu rozpracovanosti disertacní práce a plán prací na dalsí období.
V príspevku bude prezentována metoda umoznující rozdelení obvodu na testovatelné bloky. Budou diskutovány moznosti vyuzití testovatelných bloku pro snízení príkonu obvodu behem testu. Budou predstaveny navrzené a implementované metody pro odhad príkonu behem testu, optimalizaci retezce scan, optimalizaci testovacích vektoru a vliv techto optimalizací na príkon, pokrytí chyb a délku testu. Do celého procesu je zapojen také profesionální software od Mentor Graphics. Budou prezentovány výsledky dosazené s volne dostupnými benchmarkovými obvody. Bude probrána moznost vyuzití obvodu generovaných na FIT a dalsí moznosti rozsírení. Soucástí prezentace bude rovnez informace o stavu rozpracovanosti disertacní práce a plán prací na dalsí období.
V príspevku budou predstaveny úpravy SOMA algoritmu pro dynamické optimalizacní úlohy. Bude popsán vliv pouzití shluku, vymírání jedincu, jako zpusob udrzování diverzity, a omezení algoritmu. Budou prezentovány experimentállní výsledky na úloze s pohyblivými vrcholy. Soucástí prezentace bude rovnez informace o stavu rozpracovanosti disertacní práce a plán prací na dalsí období.
V prezentaci budou vysvetleny principy nejpouzívanejsích konvencních algoritmu pro konstrukci radicích a mediánových sítí. Dále bude diskutována jejich vhodnost pro implementaci v FPGA a prípadné pouzití pro konstrukci obrazových filtru (medián, adaptivní medián).
V príspevku bude predstavena nová metoda evolucního návrhu vyuzívající development pro konstrukci generických struktur kombinacních násobicek. S ohledem na moznost konstrukce nepravidelných struktur je do vývojového systému zavedeno tzv. prostredí (inspirace v biologii) reprezentující jistou externí formu rízení vývojového procesu. V této souvislosti jsou studovány moznosti adaptace vyvíjených obvodu na ruzné tvary prostredí s vyuzitím vlastností zvolené obvodové reprezentace. Dále budou diskutovány výhody a nevýhody uvedeného systému a mozné smery dalsího výzkumu v této oblasti.
Na seminári budou predstaveny základní pojmy z oblasti systému pracujících v reálném case (krátce Real-Time systému ci jen RT systému), a to zejména: logický model RT systému, klasifikace RT systému, ilustrace ke specifikaci a verifikaci RT systému. Dále budou predstaveny pojmy z oblasti RT operacních systému (RTOS): ilustrace k typum a analýze výkonnosti jader RTOS, model RT úloh a plánování mnozin RT úloh. S ohledem na nárocnost jednotlivých témat a na cas vyhrazený pro seminár ocekávejte spíse ilustracní príklady k jednotlivým pojmum nez jejich formální definice.
V príspevku budou shrnuty principy dynamické rekonfigurace FPGA. Pozornost bude zamerena na její vyuzití pri návrhu systému odolných proti poruchám, budou popsány pojmy související s touto oblastí. Budou popsány techniky detekce poruch v FPGA, metody testování CLB a propojovací síte. Budou presentovány principy cástecné rekonfigurace FPGA a moznosti, které v tomto smeru nabízejí soucasná FPGA.
Cílem prezentace je seznámit posluchace s nelineárními obrazovými filtry navrzenými pomocí kartézského genetického programování, které byly v poslední dobe predmetem zájmu a jeví se jako výjimecné svou schopností konkurovat konvencnímu resení. Krome shrnutí a vyhodnocení dosazených výsledku bude predstaveno nekolik variat mediánového filtru, které mohou dosahovat mnohem lepsí kvality nez standardne pouzívaný mediánový filtr. Tato prehlídka bude zakoncena ukázkou z výsledku dosazených pomerne novou matematicky fundovanou metodou, která kombinuje variacní prístup s mediánovým filtrem. Na záver této cásti bude detailneji rozebrána jedna ze zajímavých a pokrocilejsích metod filtrace obrazu a sice adaptivní mediánový filtr. Záverecná cást bude venována srovnání dosazených výsledku se známými reseními jak z pohledu kvality tak z pohledu moznosti hardwarové realizace (akcelerace).
V poslední dobe lze sledovat zajímavý trend, kdy je stále vetsí pozornost, a uz ze strany odborné verejnosti ci vedeckých kruhu, venována obvodum typu FPGA. Díky své flexibilite nalézají uplatnení pri tvorbe specializovaných HW prostredku v mnoha oblastech. Cílem tohoto príspevku je ukázat moznosti vyuzití obvodu FPGA pro úcely komprese dat. Nejdríve budou strucne shrnuty nekteré z dulezitých pojmu a základní prístupy ke kompresi dat v obecné rovine. Následne se pozornost zamerí na transformacní a predikcní kódování s ohledem na realizaci v FPGA. Budou uvedeny nekteré zajímavé architektury a praktické aplikace. Záverecná cást nabídne prehled pokrocilých metod a úvahy o mozném smeru dizertacní práce.
Predmetem prezentace bude popis struktury (programové implementace) systému vyuzívajícího statické (nemenné) prostredí pro evoluci jedincu. Soucástí této prezentace bude popis modifikace tohoto systému s ohledem na menící se stav prostredí (trénovací mnoziny). Vzhledem k pouzití tohoto systému pro MOEA algoritmy bude popsána datová strukturu pro uchovávaní nedominovaných jedincu, která je výhodnejsí nez klasicky vyuzívaný lineární seznam.
Hardwarové akcelerátory pro hledaní podobnosti hrají dulezitou roli ve zvysujícím se poctu moderních biologických aplikací. Dokází zredukovat casovou slozitost z kvadratické na lineární a vytvorit zrychlení v rádu stovek az tisícu oproti odpovídajícím softwarovým implementacím. Jejich sirokému nasazení vsak brání jejich nedostatecná flexibilita a modularita, která je klícová pro casto promenné typy úloh. S ohledem na tyto skutecnosti, je snaha vyvinout automatizované metody, které by dokázaly automaticky navrhovat a implementovat tyto akcelerátory s ohledem na dosazení maximálního výkonu a efektivního vyuzití dostupných zdroju. V prezentaci bude uvedena problematika související s návrhem takovýchto obvodu, bude popsána metoda pro automatické mapování vstupních úloh na konfigurovatelné architektury a navrzená metoda bude ohodnocena na nekolika typických úlohách z oblasti bioinformatiky.
Prezentace bude zamerena na rychlé vyhledávání retezcu a regulárních výrazu s vyuzitím programovatelného hardware. Budou ukázány moznosti prefiltrace s vyuzitím "Reverz factor" algoritmu pro regulární výrazy. Cílem prefiltrace je zejména úsporu plochy na cipu pri vysokorychlostním zpracování pomocí FPGA. Uvedený prístup bude demonstrován na systému IDS (Intrusion Detection System).
Na seminári bude predstaven nový koncept ostrovního modelu vyuzitého pro paralelizaci BMDA (Bivariate Marginal Distribution Algorithm) evolucního algoritmu. Tento koncept vyuzívá mimo tradicní migrace jedincu téz migraci cásti struktury pravdepodobnostního modelu jednotlivých ostrovu.
Na prezentaci bude predvedeno, ceho by se mel autor pri psaní své disertacní práce vyvarovat a co by nemel opomenout. Nesmíme opomenout prezentovat nove namerené výsledky a posluchaci budou i mimo jiné seznámeni s postupem práce na disertacní práci.
Implementace vyhodnocovací cásti algoritmu adaboost provádejícího klasifikaci v programovatelném logickém poli FPGA. Jedná se o hledání obliceju v obraze. Soucástí systému je DSP zajisující komunikaci mezi PC a FPGA.
Prezentace heuristických rozsírení jiz definovaných metodik pro vyhledávání stavového rízení v softcore IP jádrech, pomocí kterých lze zvýsit úspesnost automatických metod pro detekci konecných automatu a prevodníku zakódovaných ve VHDL. Soucástí prezentace jsou i experimentální výsledky metodik.
V první cásti budou formou krátké prednásky shrnuty nejnovejsí poznatky a výsledky získané behem uplynulého roku. Zejména bude predstaven pokus o vytvorení formálního modelu obecného vývojového systému pro potreby evolucního návrhu, jeho výhody, nevýhody a osud v souvislosti s dalsím výzkumem. Druhá cást (zbyde-li cas) bude venována obrázkové prezentaci z koutku jedné severské zeme.
Na seminári bude prezentována metoda rozdelení obvodu na testovatelné bloky a její mozné vyuzití pro vytvorení metodiky vyhodnocující príkon behem aplikace testu. Cílem prací je overení, zda pouzitím cástecného retezce scan a prístupu pres testovatelné bloky, je mozné dosáhnout nizsího príkonu nez u metod vyuzívajících plného retezce scan. V príspevku bude také diskutována problematika vycíslení príkonu na úrovni RTL a budou predstaveny nekteré zjednodusující modely pro modelování príkonu. Na záver bude prezentován dalsí postup, jehoz cílem je provést experimenty na obvodech z benchmarkové sady ISCAS a výsledky porovnat s vybranými metodami z literatury a dále porovnání navrzené metody s komercním ATPG generátorem Flextest a SATPG generátorem Flextest/Fastscan.
Prezentace bude zamerena na elektrické vlastnosti polymorfních obvodu. V první cásti uvede doposud zjistené poznatky o existujících polymorfních hradlech s durazem na analýzu jejich analogových vlastností. Dále uvede základní problémy spojené s jejich fyzickou implementací v existujících technologiích a na záver budou predstavena dve nová hradla s lepsími elektrickými i fyzickými vlastnostmi.
V prezentaci budou predstaveny soucasné výsledky evolucního návrhu polymorfních obvodu (PO) realizujících více funkcí. Nacez bude navazovat cást, týkající se konvencní metody návrhu takových PO. Tato metoda posunuje hranice nekterých omezení daných evolucním návrhem, a to predevsím problému skálovatelnosti. Dalsí cást prezentace bude venována návrhu PO realizujících jednu funkci, který u vybraných kombinacních obvodu dává moznost snízení ceny/plochy obvodu.
Obsahem semináre bude prehled pouzívaných metod a pravdepodobnostních modelu pro nestacionární funkce, resp. dynamické systémy. Budou predstavena základní kritéria modelu pouzitelného pro EDA algoritmy. Na záver zmíním predbezné výsledky úprav BOA algoritmu.
Budou uvedeny základní pojmy diagnostiky související s principy aplikace testu. Pozornost bude dále zamerena na vývoj principu testování císlicových systému a vývoj principu aplikace testu císlicových obvodu. V souvislosti se zpusoby aplikace testu budou popsány zpusoby resení riditelnosti/pozorovatelnosti v jednotlivých generacích. Bude upozorneno na problémy, které existují v souvislosti s narustajícím poctem prvku v testovaném prvku (na kremíkovém plátku) a disproporcí mezi rychlostí prvku obvodu a rychlostí primárních vstupu/výstupu.
Prednáska bude venována nekolika postupum pro zvýsení efektivity a robustnosti evolucních algoritmu. V první cásti budou popsány dva prístupy pro zabránení predcasné konvergence u klasických genetických algoritmu. Ukázeme si, ze tyto postupy nejen zvysují explorativní schopnost genetického algoritmu, ale také umoznují resení dynamických optimalizacních problému, u kterých se optimum mení v case. Druhá cást prednásky bude venována iterativnímu optimalizacnímu algoritmu, který vyuzívá evolucní algoritmus pro hledání vhodných modifikací aktuálního resení v dané iteraci. Ukázeme si výsledky dosazené na klasické kombinatorické optimalizacní úloze obchodního cestujícího a popíseme trídu problému vhodných pro tuto metodu. V prípadné diskuzi bych se chtel venovat napríklad moznostem aplikování popsaných algoritmu na problémy resené na FIT.
Cílem je seznámit atraktivní formou zejména nové doktorandy s moznostmi "prezití" na zahranicních akcích konaných behem doktorského studia. V rámci tohoto netradicního semináre probehne prezentace vybraných fotografií trí zahranicních cest s následujícím obsahem: M. Bidlo - Reykjavík, Island, 2006 (konference Parallel Problem Solving from Nature), M. Ohlídal, J. Jaros - Bialystok, Polsko, 2006 (5-th International Symposium on Parallel Computing in Electrical Engineering), V. imek - Oostende, Belgie, 2004 a 2005 (studijní pobyty)
In conventional design we make many assumptions about
the parts and rules that we use to construct things. We tend to adopt
the view that human expertise and insight is sufficient to construct
novel artifacts. Such a notion is beginning to be severely challenged
by systems that have been designed by evolutionary algorithms, for
instance, analogue electronic circuits, camera lenses, and antennas.
In a field called evolvable hardware researchers routinely apply
evolution to construct electronic circuits. In 1996 an English
researcher called Adrian Thompson applied these ideas to the
evolution of a digital circuit on a device called a Field
Programmable Gate Array (FPGA). He wanted to see if evolution could
come up with an efficient circuit. To his amazement evolution created
a circuit that utilized physical properties of the silicon chip that
he was unaware of and would not have been able to utilize even if he
had been. I began to think about the implications of this and started
to wonder whether evolution could "invent" circuits in
materials that we would not think of as suitable. In other words: Can
we use computer controlled evolution to help us find new technology?
Recently Simon Harding and I have shown that this is indeed possible.
We have evolved "circuits" inside a piece of Liquid
Crystals (yes the stuff inside your computer screen) that can perform
various computational tasks (e.g. robot control). In my talk I will
discuss the future prospects for evolving computational devices in
materials.
První cást príspevku bude obsahovat shrnutí diplomové práce, jejímz cílem bylo navrhnout a implementovat systém pro evoluci obrazových filtru na funkcionální úrovni. Pomocí tohoto systému byla provedena rada experimentu s ruznými evolucními operátory. Kvalita jednotlivých operátoru byla porovnávána metodami pro ohodnocování povrchu fitness. Druhá cást bude venována popisu predmetu disertacní práce, moznostem návrhu systému pro predikci vývoje cen na trhu. Hlavní soucástí tohoto systému by melo být jádro vyuzívající genetického programování.
První cást prezentace bude venována vyvíjejícím se obvodum a jejich obvodové realizaci. Zmíneno bude nekolik zajímavých obvodu, které vyuzívají evolucních technik k vylepsení jejich výkonnosti. V druhé cásti bude predstavena navrzená evolucní platforma, jejíz základ tvorí procesorové jádro PowerPC 405 integrované uvnitr FPGA cipu Virtex II Pro. Poslední cást bude venována vyuzití navrzené platformy v oblasti evolucního návrhu nelineárních obrazových filtru (operátoru). Na záver bude zmínka o tématu a cíli disertacní práce.
V rámci prezentace bude ve strucnosti predstaven aktuální stav v oblasti kompresních algoritmu. Blizsí pozornost bude venována principum implementace kompresních algoritmu v rekonfigurovatelném prostredí. Na záver bude diskutováno predpokládané zamerení disertacní práce.
V príspevku budou shrnuty výsledky diplomové
práce, jejímz predmetem bylo analyzovat a prostudovat
architektury pocítacu a zamerit se na moderní prvky soudobých
procesoru. Na základe zvolené architektury byl navrzen a
implementován jednoduchý procesor a procesor doplnený 5-ti
stupnovou pipeline, rychlou vyrovnávací pametí cache a
jednoduchou jednotku pro predikci skoku. Vse navrzeno v jazyce
VHDL. Predmetem výzkumu a disertacní práce jsou principy návrhu
systému odolných proti poruchám a moznosti vyuzití metod pro
periodickou a prubeznou diagnostiku. Zabývat se budeme úvahami,
jejímz výsledkem bude rozhodnutí o granularite problému - jak
velké celky budou diagnostikovány s vyuzitím metod prubezné
diagnostiky.
V príspevku budou diskutovány pouzívané metody plánování testu a moznosti optimalizace plánu testu císlicových systému. Jako optimalizovaný parametr bude uvazován zejména príkon císlicového systému behem aplikace testu. Dále budou zmíneny dalsí moznosti snízení príkonu behem aplikace testu. V rámci príspevku budou prezentovány navrzené metody a dosud dosazené výsledky. Na záver budou predstaveny cíle budoucí dizertacní práce a aktuální stav jejího resení.
Cílem prezentace je seznámit posluchace s pojmem testovatelný blok (TB), stavem implementace vyhledávace TB a provedených testu. V záveru bude uvedena práce za celý rok a výhledy do budoucna.
Prezentace shrnuje dosavadní výsledky výzkumu v oblasti lokalizace stavového rízení v sofcore IP jádrech. Bude prednesen zpusob analýzy jader zalozený na kompilacních technikách. Výsledky takové analýzy lze pouzít pro návrh alternativního testu jádra, který bude v prezentaci také zminován. Prezentace obsahuje mozné smery dalsího výzkumu a formulaci cílu disertacní práce.
V príspevku budou shrnuty dosavadní výsledky výzkumu aplikace Bayesovského optimalizacního algoritmu na dynamické problémy. Dále bude navrzena moznost vyuzití evolucních algoritmu pro rekonfigutrovatelné výpocty. Prezentace bude obsahovat formulaci cílu dudoucí disertacní práce.
V príspevku budou shrnuty základní principy evolucního návrhu s vyuzitím vývojových modelu (tzv. development). Na základe soucasných poznatku v této oblasti bude zavedena klasifikace developmentu na dva základní prístupy: nekonecný a konecný vývoj. Pro kazdý prípad bude ve strucnosti uvedena prípadová studie s prehledem dosazených výsledku. Dále bude predstaven výzkum vlivu prostredí na slozitost objektu generovaných vývojovým modelem. Na záver budou predstaveny cíle budoucí dizertacní práce a aktuální stav jejího resení.
Prezentace bude zamerená na polymorfní hradla, jejich modifikace a simulace v programech rady SPICE. Uvede prozatím dosazené výsledky a ukázky slozitejsích obvodu, které s nimi byly vytvoreny a úspesne odsimulovány. Záverem budou uvedeny dalsí mozné smery budoucího vývoje.
V cásti prezentace bude predstaven systém pro evolucní návrh jednoduchých polymorfních obvodu. Dalsí cást bude o vhodném nastavení parametru pro evoluci jednoduchého polymorfního obvodu pozadovaných vlastností. V záveru prezentace budou uvedeny moznosti dalsího vyzkumu v oblasti návrhu polymorfních obvodu.
Prezentace bude zamerena na optimalizaci skupinových komunikacních vzoru (OAS, AAS, OAB, AAB) na wormhole propojovacích sítích. Bude prezentována technika schopná nalézt optimální plán (plán komunikace s minimální casovou slozitostí) dané komunikace na libovolné propojovací síti. Na nekolika pouzívaných propojovacích sítích budou shrnuty výsledky dosazené pomocí navrzených evolucních algoritmu.
Na seminári budou prezentovány postupy, metody a výsledky získány v tomto roce. Hlavní rozdíly v pojetí prístupu plánování skupinové komunikace bez predikce a s predikcí. Zameríme se i na implementacní zmeny v plánovacím algoritmu. Bude nastínena zbývající práce pred sepsáním disertacní práce.
V rámci prezentace bude uvedena nová generická architektura pro analýzu podobnosti biologických sekvencí urcená pro implementaci v FPGA. Dále bude prezentována metoda, která dokáze efektivne mapovat velkou skálu úloh na tuto architekturu s ohledem na dosazení maximálního výkonu a efektivního vyuzití dostupných zdroju na cipu. Na záver budou naznaceny dalsí smery vývoje a vyuzití vytvorené platformy pro akceleraci algoritmu na vyssí úrovni.
Prezentace bude zamerena na rychlé vyhledávání retezcu a regulárních výrazu s vyuzitím programovatelného hardware. Budou shrnuty výsledky dosazené pomocí navrzených optimalizací a provedeno srovnání se soucasnými prístupy. Budou diskutovány dalsí moznosti paralelního zpracování pro urychlení vyhledávání.
V prezentaci budou predstaveny nové poznatky a výsledky z oblasti evolucního návrhu testovacích obvodu získané behem tohoto roku. Na zacátku bude krátce predstaven princip navrzené metody. Dále bude podrobneji popsán zpusob návrhu testovacích obvodu a zpusob ohodnocení diagnostických vlastností obvodu. V záveru prezentace budou predstaveny dosazené výsledky a postupy pouzívané pro overení vlastností vytvorených obvodu.
Since chip multiprocessors are quickly penetrating new application areas in network and media processing, their interconnection architectures become a subject of sophisticated optimization. One-to-All Broadcast (OAB) and All-to-All Broadcast (AAB) group communications are frequently used in many parallel algorithms and if their overhead cost is excessive, performance degrades rapidly with a processor count. This paper deals with the design of a new application-specific standard genetic algorithm (SGA) and the use of Hybrid parallel Genetic Simulated Annealing (HGSA) to design optimal communication algorithms for an arbitrary topology of the interconnection network. Each of these algorithms is targeted for a different switching technique. The OAB and AAB communication schedules were designed mainly for an asymmetrical AMP network and for the benchmark hypercube network using Store-and-Forward (SF) and Wormhole (WH) switching.
The presentation will deal with test scheduling under power constraints. An approach based on genetic algorithm operating on the test application conflict graph will be presented. The main goal of the method is to minimize test application time with consideration of structural resource allocation conflicts and to ensure that test application schedule doesn't exceed chip power limits. The proposed method was implemented using C++ and experimental results with ITC'02 SOC benchmark suite will be also presented.
Genetic Parallel Programming (GPP) evolves parallel programs for MIMD architectures with multiple arithmetic/logic processors (MAPs). This paper describes a tool intended for rapid development of GPP applications. A new software tool is proposed which is able to generate a simulator (in C language) of the MAP and a VHDL implementation of the MAP whose structure and parameters are specified in an input xml file. The proposed tool is intended to serve as first version of the core generator for MAPs utilized in GPP. Typical MAPs are synthetized and their performance is compared against the simulation running on a common PC for a typical task - a symbolic regression.
V prezentaci bude predstavena sada testovacích obvodu FITTest_BENCH06. Jedná se o testovací sadu urcenou pro testovaní metod a nástroju z oblasti analýzy testovatelnosti a automatického generovaní testu. Sada obsahuje 31 obvodu ruzné slozitosti (2000, 10000, 28000, 100000, 150000 a 300000 hradel). Pro kazdou úroven slozitosti jsou k dispozici 4 obvody s ruznými diagnostickými vlastnostmi. V soucasné dobe tato sada predstavuje nejslozitejsí obvody, které jsou urceny pro testovaní diagnostických metod. V rámci prezentace bude také krátce predstavena metoda pouzitá pro vytvorení testovací sady.
Prezentace bude zamerena na nejnovejsí úpravy v algoritmech vyuzívající SF a WH. Budou diskutovány klady a zápory implementovaných úprav a metodik s drívejsími postupy. Pozornost u SF se zamerí na efektivní návrh predikce, která vychází z teoretických predpokladu, a její zakomponování do plánovacího algoritmu. V záveru prezentace budou ukázány nejnovejsí dosazené výsledky pro síte s vyssím poctem uzlu.
Na seminári budou predstaveny a porovnány existující prístupy k evolucnímu návrhu císlicových obvodu. Zejména se bude jednat o evolucní návrh na úrovni tranzistoru, hradel a funkcních bloku, o evoluci obvodu v PLA, inkrementální evoluci a development. U kazdého prístupu bude diskutována dosazitelná slozitost navrzených obvodu a dosazitelná míra inovace.
Na prezentaci bude predstaveno nekolik polymorfních obvodu, které v závislosti na vnejsím prostredí mení svoji funkci. Takovéto obvody byly objeveny modifikovanou metodou kartézského genetického programování, která se pouzívá k evolucnímu návrhu obvodu na úrovni logických clenu. Podstatná cást prezentace bude venována vlivu ruzných parametru evoluce na dosazené výsledky.
V rámci príspevku bude prezentována metoda plánování testu pro SOC. Metoda vyuzívá grafového modelu TACG pro reprezentaci strukturálních konfliktu mezi jednotlivými bloky. Cílem metody je naplánovat casove úsporný test vsech bloku s ohledem na príkon energie. Soucástí príspevku bude také prezentace experimentálních výsledku se sadou benchmarku ITC'02.
Bude prezentována metoda pro lokalizaci rídicích konecných automatu v softcore IP jádrech na techto automatech zalozených. Pouzívá se kompilacních technik, jmenovite kompilátoru VHDL Savant. Zámerem je zkrátit dobu potrebnou pro test rídicí cásti jádra, pro test datových cest je potreba vyuzít jiné techniky. Soucástí je prezentace experimentálních výsledku.
V rámci prezentace bude popsán formální model obvodu na RT úrovni, jeho vyuzití a definice Testovatelného Bloku (TB). V záveru bude zmíneno vyuzití a dalsí vývoj TB.
V rámci prezentace bude predstaveno nekolik polymorfních hradel a budou diskutovány jejich parametry zjistené na základe simulací s vyuzitím programu PSPICE. Dále budou prezentovány kombinacních obvody slozené z techto hradel.
Je k dispozici prvních 100 kusu nového
výukového kitu, který obsahuje FPGA (Spartan-3, Xilinx), MCU
(Texas Instruments), USB rozhraní a radu dalsích komponent. Tento
kit by mel umoznit studentum tvorbu praktických SW, HW a HW/SW
aplikací nejen v rámci rozvrhované výuky v ucebnách FIT, ale
zejména umoznit jim pracovat na projektech do mnoha predmetu
doma, na kolejích popr. kdekoliv jinde a v kteroukoliv dobu. V
prezentaci bude predstavena realizace kitu a moznosti jeho vyuzití
ve výuce.
http://www.fit.vutbr.cz/kit
Prezentace v rámci prvního semináre UPSY v roce
2006 bude mít dve cásti: První - odborná cást - bude
pojednávat o vývojovém modelu zalozeném na celulárním automatu
v aplikaci evolucního návrhu kombinacních obvodu. Bude
diskutován princip metody, její výhody a nevýhody, srovnání s
dríve vytvorenými metodami a plán dalsího výzkumu v rámci
dizertacní práce zabývající se problematikou evolucního
návrhu s vyuzitím biologií inspirovaných technik ontogeneze.
Druhá cást prezentace bude venována nekterým
zajímavostem ze stáze na University of York - predevsím
"volnocasovým" aktivitám, jejichz momenty byly
zachyceny objektivem fotoaparátu, doplneno osobním komentárem.
Urceno vsem zájemcum o cestování a predevsím doktorandum,
kterí chtejí videt jeden z mozných zpusobu "prezití"
týdne v zahranicí... a mozná i neco navíc!
V rámci prezentace bude uveden strucný popis jedné z klícových metod pro analýzu podobnosti dvou retezcu (Smith-Waterman) a motivace pro její akceleraci na úrovni hardware. Budou shrnuty soucasné hardwarové architektury, popsány jejich základní principy a provedeno shrnutí dosazených výsledku v této oblasti. Dále bude prezentována nová generická architektura pro analýzu podobnosti sekvencí (urcená pro implementaci v FPGA) a provedena analýza její výkonnosti. Na záver bude naznaceny dalsí smery vývoje a vyuzití vytvorené platformy pro akceleraci algoritmu na vyssí úrovni.
Prezentace bude zamerena na rychlé vyhledávání retezcu s vyuzitím programovatelného hardware a rekonfigurace. Budou shrnuty výsledky dosazené pomocí navrzených optimalizací a provedeno srovnání se soucasnými prístupy. Dále bude diskutováno pouzití automatu DAWG a moznosti paralelního zpracování pro urychlení vyhledávání.
Príspevek se bude zabývat hledáním optimálních komunikacních plánu pro skupinové komunikace OAB (One-to-All Broadcast) a AAB (All-to-All Broacsat) pro multiprocesorové systémy vyuzívající worhole smerovací techniky. Bude prezentován návrh dvou aplikacne specifických evolucních algoritmu s jejichz vyuzitím lze nalézt optimální plány pro libovolnou multiprocesorovou topologii. Navrzené algoritmy budou porovnány na nekolika typech hyperkostek.
Prezentace bude zamerena na znázornení nových principu a prístupu pro vytvárení plánu skupinové komunikace AAB. Budou srovnány 2 prístupy ve vytvárení techto plánu - a to prístup zamerený na pocítání konfliktu a na predikci konfliktu. V záveru budou srovnány rychlosti konvergence ke globálnímu resení obou prístupu.
V prednásce nejprve zmíním nekteré ze soucasných zajímavých problému bioinformatiky a poté se budu venovat vyuzití metod umelé inteligence, zejména strojového ucení a data miningu, ve funkcní genomice. Nedávné zavrsení projektu sekvenování lidského genomu vyústilo v soucasnou výzvu anotovat prectený kód, tedy zmapovat funkce jednotlivých genu, jejich vzájemné interakce a dále napr. souvislosti jejich exprese s nemocemi. Významnou pomocí pro dosazení tohoto cíle je nedávno vyvinutá technologie DNA cipu (microarrays). DNA cipy jsou schopny zmerit míru exprese jednotivých genu (tj. jejich prepisu do proteinu) v bunce pro desítky tisíc genu najednou. Ovsem pro cloveka je jen málokdy mozné vyvozovat teorie o funkcích a relacích mezi geny prímo z velkých souboru dat genové exprese z DNA cipu. To nabízí výjimecnou prílezitost pro zmínené metody umelé inteligence, z nichz mnohé byly vyvinuty práve za úcelem samocinného navrhování hypotéz na základe pozorovaných dat. Velmi nadejným prístupem se v soucasnosti jeví tzv. relacní strojové ucení (téz "induktivní logické programování") umoznující navrhovat hypotézy v expresivním jazyce relacní logiky a vyuzít pri automatickém návrhu hypotéz krome dat genové exprese jeste dalsí relevantní znalosti obsazené ve verejne prístupných webových databázích (napr. www.ncbi.nlm.nih.gov).
Príspevek se bude zabývat schopností BOA algotimu v prosrtedí s promennou úcelovou funkcí. Budou shrnuty výslednky experimentu v jednoduchém testovacím prostredí zahrnující porovnání metod pouzívaných ve standatdních genetických algoritmech.
Cílem práce je zjednodusení testu obvodu dekompozicí na testovatelné bloky a vytvorení metody pro vyhledání takovýchto bloku na abstraktním modelu.
Príspevek se venuje plánování testu vestavených císlicových systému zohlednující príkon elektrické energie. V praxi se jedná zejména o systémy napájené z baterií. U techto systému lze vhodným naplánováním testu docílit snízení celkového odberu elektrické energie behem aplikace testu, coz muze vést k prodlouzení pohotovostní doby systému. Vhodným naplánováním testu lze také omezit maximální okamzitý príkon systému, címz lze zamezit prehrívání systému a pretezování napájecího zdroje. Dále se príspevek venuje dvema zkoumaným metodám plánování testu, metode vyuzívající Test Application Conflict Graph (TACG) a metode vyuzívající C/E Petriho sítí.
Na seminári bude predstavena metoda pro konstrukci libovolne velkých radicích sítí o sudém poctu vstupu, která byla nalezena evolucním algoritmem v kombinaci s vývojovým modelem (tzv. development). Dále bude proveden dukaz obecnosti této metody, tj. schopnosti nalezeného konstruktoru vytvorit teoreticky nekonecne velkou radicí sí. Na záver ukázeme, ze takto vytvorené radicí síte vykazují lepsí vlastnosti nez obvody zkonstruované nekterou z konvencních technik stejné kategorie.
Prezentace bude zamerena na predstavení nových poznatku z práce s generátorem testovacích obvodu. Nejprve bude krátce predstavena navrzená metoda vytvárení testovacích obvodu. Dalsí cást prezentace pak bude venována predstavení nových výsledku získaných pri experimentálním overování metody. Na záver bude krátce predstavena predpokládaná struktura casopiseckého clánku venovaného vytvorené návrhové metode.
Predstavení nových doktorandu: Ing. Zbysek Gajda, Ing. Lukás Starecek
Abstrakt: Na seminári bude zmínena historie FPGA (Field Programmable Gate Array) na UIVT FEI, bude zhodnocen soucasný stav vyuzívání FPGA na FIT a predstavena vize pro dalsí roky.
Predstavení doktorandu
1. rocníku - tito doktorandi nás krátce seznámí s tématem,
kterému se venují, s výsledky své diplomové práce a se svoji
aktuální cinností v rámci doktorského studia.
(kazdý
cca 8 minut)
seminár není
Projekt Liberouter se snazí vyvinout smerovac na bázi PC s výkonným akcelerátorem v podobe PCI karty. V soucasné dobe je snahou dosáhnout rychlosti 1Gbps na jedno vstupní rozhraní. Projekt je clenen celkem do 5 skupin a je v nem zapojeno více nez 50 lidí. Dnes jsou jiz vyvinuty celkem 3 typy karet (Combo6, MTX, SFP). Karty MTX a SFP obsahují ruzné typy síových rozhraní a jsou koncipovány jako rozsirující karty pro Combo6. Funkce jednotlivých karet je rízena prostrednictvím firmware, který je syntetizován z popisu v jazyce VHDL. Celý VHDL design je slozen z nekolika specializovaných procesoru. Strucne bude popsána jejich funkce a moznosti. V rámci projektu bylo vytvoreno i nekolik výkonných a hlavne pohodlných nástroju pro ulehcení VHDL návrhu, ale i pro práci s kartami. Mezi tyto nástroje patrí zejména moznost syntézy pomocí Makefile a snadná komunikace s kartami s vyuzitím skriptovacího jazyka tcl. Na konci prednásky predpokládám diskusi na téma disertabilita a projekt Liberouter.
Abstrakt: Na seminári bude prezentován aktuální stav disertacní práce, dosazené výsledky, cíle práce, její struktura, zpracované cásti a plán na dokoncení.
Abstrakt: Posluchaci budou uvedeni do problematiky kompresních metod pomocí evolvable hardware a seznámeni se soucasným stavem vývoje ve svete. Následovat bude výhled a diskuse na téma disertacní práce.
Príspevek se zabývá novou metodou zvýsení testovatelnosti systému na bázi propojených komponent pri vyuzití metody hranicního snímání.
Contemporady operating systems are trying to offer as much flexibility as possible. But still these are far from being perfect. Purpose of this prezentation is to offer idea of another way how to achieve "maximum flexibility" (besides of other gains). Firstly we will speak a bit about actual posibilities and offerings touching on their positives and negatives. Then actual proposals for improvements will be explored. Suggested changes are based on viewing OS kernel as something like a jigsaw puzzle. Consisting of many small parts with well defined shape, we can assemble each final image you can reguest. Let try to transform OS kernel to such pieces and explore posibilities we can obtain.
Posluchaci budou uvedeni do problematiky skupinové komunikace Store_and_Forward na tlusté kostce s porovnáním na kostce. Prozkoumáno bylo 112 komunikacních modelu a tri ruzné zpusoby "ztlustení" kostky.
Posluchaci budou seznámeni s principem soucasného nastavování I-cest, který vychází z formálního popisu modelu císlicového obvodu a který je východiskem pro konstrukci radice testu. Model císlicového obvodu UUA (Unit Under Analysis) bude doplnen o nové definice. Následne budou predvedeny algoritmy týkající se práce s I-cestou a pak bude demonstrována grafická reprezentace paralelního plánu nastavování I-cest. Úcastníkum semináre bude ukázána návaznost príspevku na teorii mnozin. V záveru prezentace budou diskutovány konflikty vznikající pri soucasném nastavování I-cest, které jsou pro návrh radice testu nezádoucí.
Krátké seznámení s novým výpocetním klastrem (http://www-1.ibm.com/servers/eserver/bladecenter/) zakoupeném v rámci grantu CESNET (http://www.fit.vutbr.cz/research/view_project.php?id=200itle=0). Dále základni informace k vyuzívání dávkového systému pro zpracování úloh Sun Grid Engine. (cca 10 minut)
Je mozné nahradit kreativní cinnost cloveka strojem? Na seminári bude vysvetlena dulezitost fáze "development" pro kreativní evolucní návrh slozitých objektu. Budou zmíneny relevantní principy z biologie. Na príkladu evolucního návrhu mediánu a radicí síte budou demonstrovány výhody a nevýhody ruzných technik. (cca 45 minut)
Kontakt: Lukás Sekanina