Ing. Jan Kořenek, Ph.D.

KEKELY Lukáš, PUŠ Viktor, BENÁČEK Pavel a KOŘENEK Jan. Trade-offs and Progressive Adoption of FPGA Acceleration in Network Traffic Monitoring. In: 2014 24th International Conference on Field Programmable Logic and Applications (FPL 2014). Munich: IEEE Circuits and Systems Society, 2014, s. 264-267. ISBN 978-3-00-044645-0.
Jazyk publikace:angličtina
Název publikace:Trade-offs and Progressive Adoption of FPGA Acceleration in Network Traffic Monitoring
Název (cs):Kompromisy a postupné zavádění FPGA akcelerace při monitorovaní síťových dat
Strany:264-267
Sborník:2014 24th International Conference on Field Programmable Logic and Applications (FPL 2014)
Konference:24th International Conference on Field Programmable Logic and Applications
Místo vydání:Munich, DE
Rok:2014
ISBN:978-3-00-044645-0
Vydavatel:IEEE Circuits and Systems Society
Soubory: 
+Typ Jméno Název Vel. Poslední změna
iconposter.pdf116 KB2014-09-23 13:49:58
^ Vybrat vše
S vybranými:
Klíčová slova
FPGA, monitorování,  akcelerace, aplikační protokoly, L7
Anotace
Současná hardwarově akcelerovaná jádra pro zpracování síťových dat jsou často dobře optimalizována na řešení jedné konkrétní úlohy, díky čemu dosahují vysoký stupeň zrychlení. Avšak pro řadu aplikací, jako monitorovaní a bezpečnost sítí, je nevyhnutné taky dosáhnout rychlého vývojového cyklu na zajištění rychlé reakce na nové bezpečnostní hrozby. Proto navrhujeme a vyhodnocujeme nový koncept hardwarové akcelerace pro flexibilní monitorování sítí na báze toků s podporou analýzy aplikačních protokolů. Koncept je nazván Software Defined Monitoring (SDM) a je postaven na spojení konfigurovatelného hardwarového akcelerátoru v FPGA s inteligentními monitorovacími úlohami fungujícími jako software na obecném procesoru. Monitorovací úlohy v software kontrolují stupeň detailů a typ informací zachovávaných hardwarovým předzpracováním. Tohle rozložení umožňuje rychlý vývoj prototypů aplikací v software, následován přesunem časově kritických sekcí zpracování do hardwaru. Koncept je též navržen s ohledem na škálovatelnost, proto je vhodný pro různé platformy s FPGA od vestavěných jednočipových řešení (jako Zynq nebo Cyclon V) až po vysoce-rychlostní monitorovací boxy pro páteřní sítě. Naše pilotní vysoce-rychlostní implementace s využitím FPGA akcelerační karty v komoditním serveru je schopna provádět měření na bázi toků rozšířeno o analýzu vybraných aplikačních protokolů na rychlostech až 100 Gb/s.                 
BibTeX:
@INPROCEEDINGS{
   author = {Luk{\'{a}}{\v{s}} Kekely and Viktor Pu{\v{s}} and Pavel
	Ben{\'{a}}{\v{c}}ek and Jan Ko{\v{r}}enek},
   title = {Trade-offs and Progressive Adoption of FPGA Acceleration in
	Network Traffic Monitoring},
   pages = {264--267},
   booktitle = {2014 24th International Conference on Field Programmable
	Logic and Applications (FPL 2014)},
   year = {2014},
   location = {Munich, DE},
   publisher = {IEEE Circuits and Systems Society},
   ISBN = {978-3-00-044645-0},
   language = {english},
   url = {http://www.fit.vutbr.cz/research/view_pub.php.cs?id=10715}
}

Vaše IPv4 adresa: 54.221.136.62
Přepnout na IPv6 spojení

DNSSEC [dnssec]