Seminár probíhá kazdý pátek od 13 do 14 hodin v zasedací místnosti L321.
Prezentace obvykle trvá 50 min, 10 min je urceno pro diskuzi. V prípade dvou prednásejících pripadá na jednoho asi 20 min prezentace a 7 min diskuze.
Program
Semináre v letním semestru 2011/2012
30. 5. 2012 od 10 hodin v L321
Dr. Julian Miller, University of York
Self-modifying Cartesian Genetic Programming
Cartesian Genetic Programming (CGP) is a graph based form of Genetic Programming.
A generalization of CGP has been devised called Self-modifying CGP (SMCGP).
SMCGP is a developmental form of CGP that changes over time by modifying
its own phenotype during execution of the evolved program. This is done by the
inclusion of self-modification operators in the function set.
The talk will discuss the application of the technique on several different design,
sequence generation and regression problems. It is shown that SMCGP can evolve solutions to
problems that cannot be solved using CGP and also can provide general solutions to
classes of problems.
Predbezny rozpis vystoupení doktorandu - Rozprava k disertaci:
4.5. Bartos V., Kajan, Korcek, Kosar, Minarik
11.5. Bartos P., Kastil, Matousek, Miculka, Straka
18.5. Tobola, Pus, Slany, Petrlik, Sikulova
24.5. Kastovsky, Novotnak, Pospichal, Starecek, Vasicek, Mikusek
24.5. Simek, Simkova, Triska, Kadlcek, Zaloudek, Zadnik
27. 4. 2012 v G202
RNDr. Jan Kofron, Ph.D. (MFF UK)
Hunting errors inside web applications
In recent years, focus of business world has been moved towards the Internet. Web applications provide a generous interface non-stop thus offering to malicious users a wide spectrum of possible attacks. Consequently, the security of web applications has become a crucial issue. The state-of-the-art tools for bug discovery in languages used for web-application development, such as PHP, suffer from a relatively high false-positive rate and low coverage of real errors; this is caused mainly by unprecise modeling of dynamic features of such languages and path-insensivity of the tools. In this talk, we will present our approach to path-insensitive static analysis of PHP. We will show how it deals with dynamic nature of PHP, rich user input, focus on strings and weakly defined semantics of PHP. We will also show how we gain information from static analysis to detect vulnerabilities and how we reduce false-alarms by path-sensitive validation of vulnerabilities.
RNDr. Ondrej Serý, Ph.D. (MFF UK)
Software Upgrade Checking Using Interpolation-based Function Summaries
During its evolution, a typical software undergoes a myriad of small changes. However, it is very costly or simply infeasible to verify each new version from scratch. As a remedy to this issue, we proposed to use function summaries to enable incremental verification of the evolving software. During verification of the original version, our approach computes function summaries using Craig's interpolation. Later, these summaries are used to perform an incremental check of the new version. Benefit of this approach is that the cost of the check depends on the extent of the change between the two versions. Thus checking small changes with little impact is cheap.
13. 4. 2012
Ing. Mária Pohronská (FIIT STU Bratislava)
VYUZITIE PROGRAMOVATELNÉHO HARDVÉRU NA REALIZÁCIU EXPERTNÝCH VNORENÝCH SYSTÉMOV
Práca sa zaoberá problematikou aplikácie expertných systémov v architektúrach vnorených systémov. V práci navrhujeme architektúry vhodné pre implementáciu expertných vnorených systémov a vytvárame univerzálnu reprezentáciu báz znalostí expertných vnorených systémov. Navrhujeme dva prístupy k realizácii hardvérovej akcelerácie inferencného procesu v expertných vnorených systémoch. Experimentálne overujeme vhodnost jednej z navrhnutých metód akcelerácie pre pouzitie v expertných vnorených systémoch a poukazujeme na jej podstatný príspevok k zrýchleniu inferencného procesu. Vychádzajúc z vykonaných experimentov a nadobudnutých skúseností formulujeme súbor základných pravidiel pre implementáciu expertných systémov vo vnorených systémoch. Navrhnutý koncept hardvérovej akcelerácie pomocou samostatného výpoctu inferencie umoznuje implementáciu expertných systémov aj v architektúrach vnorených systémov, kde to doteraz nebolo mozné, cím poskytuje moznosti pre dalsie rozsírenie inteligentných vnorených systémov.
5. 4. 2012 (mimorádne ve ctvrtek)
Ing. Jirí Jaros, Ph.D. (The Australian National University, Canberra)
High Performance Computing Down Under
V rámci semináre bych Vás rád seznámil s výsledky své výzkumné cinnosti v rámci post-doc pobytu na ANU, Canberra. Po rocním pobytu jsem nacerpal spoustu znalostí a zkuseností z oblasti High Performance Computing a práce na multi-GPU clusteru a na super-pocítaci s 12k jádry. Nejprve se budu venovat simulaci sírení ultrazvukových vln v zivých tkáních. Tato práce má velké vyuzití pri neinvazivní lécbe napr. devitalizací nádoru, rozbíjení ledvinových kamenu, uvolnování srazenin a diagnostice. Realistické simulace vsak vyzadují obrovské datové mnoziny v rádu TB, vysoký procesorový výkon a pametovou propustnost. Zde nastupuje HPC a honba za vyssím výkonem. Druhou cást semináre bych rád venoval výzkumu v oblasti evolucních algoritmu, predevsím v jejich akceleraci pomocí clusteru GPU. Predstavím novou implementaci genetického algoritmu vyuzívající granularitu na úrovni WARPu. Dále se zamerím na ostrovní model GA, který umoznuje vyuzít clusteru GPU a dosahuje velice zajímavé výkonnosti.
Tretí cást bude krátký komentár k pedagogickému pusobení na ANU, k zivotu down under a plánu na druhou polovinu mého pobytu.
9. 3. 2012
Ing. Václav Bartos
Detekce anomálií v sítovém provozu
Pro detekci anomalií v sítovém provozu bylo v literature navrzeno mnozství ruzných prístpu, hodnocení kvality jednotlivých metod a jejich vzájemné srovnávání je vsak velmi problematické. V prezentaci bude strucne popsáno nekolik takových metod a bude predstavena myslenka frameworku/knihovny pro usnadnení výzkumu v oblasti detekce anomálií. Knihovna bude mimo jiné obsahovat vzorovou implementaci nekolika metod a anotovaná testovací data, která umozní jejich vzájemné srovnávání. Dále bude predstavena zcela nová metoda zalozená na sledování flow cache hit ratio, na níz v soucasnosti pracuji.
Ing. Jirí Matousek
Vyuzití rekonfigurovatelných obvodu v oblasti pocítacových sítí
Slozitost rekonfigurovatelných zarízení dosáhla úrovne, kdy návrhári systému pro tato zazízení nejsou schopní, s pomocí jazyku pro popis HW a soucasných vývojových nástroju, plne vyuzít jejich potenciál. Prezentace nastíní jeden z mozných prístupu k resení tohoto problému pomocí implementace API umoznujícího HW akceleraci úloh nad sítovými daty (vyhledání nejdelsího spolecného prefixu, filtrace, sifrování, aj.).
2. 3. 2012
Ing. Marcela Simková
Aplikácia funkcnej verifikácie v oblasti návrhu systémov odolných voci poruchám
Funkcná verifikácia je v súcasnosti jednou z najpouzívanejsích
techník pre verifikáciu hardwarových systémov. S výhodou sa dá uplatnit aj v
oblasti návrhu systémov odolných voci poruchám, kde umoznuje jednak overit
korektnost komponent, ktoré zaistujú vysokú spolahlivost týchto systémov,
ako aj rýchlo otestovat kvalitu pouzitých techník a ich súcinnost.
Ing. Michaela Sikulová
Koevoluce v kartézském genetickém programování
Koevoluce podmnozin trénovacích dat v kartézském genetickém
programování (CGP) je metoda, pomocí níz lze dosáhnout snízení nárocnosti a
frekvence výpoctu fitness. V této prezentaci bude predstavena koevoluce v
CGP jako metoda akcelerace v úloze evolucního návrhu nelineárních filtru,
jejichz úkolem je vylepsit kvalitu obrazu degradovaného impulzním sumem.
17. 2. 2012
Ing. Pavol Korcek
Platforma pre mikrosondu
V prezentácií bude predstavená platforma pre mikrosondu, ktorá je vyvíjaná na FIT VUT v rámci projektu "Moderní prostredky pro boj s
kybernetickou kriminalitou na Internetu nové generace". Ide o vstavanú platformu navrhnutú s ohladom na nízku spotrebu, kde po analýze
dostupných riesení bolo ako hlavný výpoctový prvok zvolené najvýkonnejsie FPGA typu Xilinx Spratan-6. Okrem konfiguracného procesoru Xilinx MicroBlaze s operacným systémom Linux bude FPGA obsahovat i výkonnú procesnú linku urcenú na spracovanie sietových paketov na plnej rýchlosti monitorovanej linky. Platforma obsahuje styri 1 Gbps Ethernetové porty, dalej celkom 512 MB pamäti typu DDR3, USB 3.0 rozhranie, slot na mikro SD/SDHC karty a mnoho iných periférií. Vývoj pre platformu prebieha kompletne v prostredí Xilinx EDK/SDK.
Ing. Jirí Petrlík
Výpocet chybejících hodnot v zátezových mapách
Zátezové mapy obsahují pocet projetých vozidel na jednotlivých komunikacích dané oblasti za urcitý cas. Merení je obvykle provádeno manuálne lidmi v terénu. V rámci merení nebývají pokryty veskeré komunikace dané oblasti a vzniká potreba urcit chybející hodnoty na základe ostatních údaju. Pro výpocet chybejících hodnot lze pouzít metodu zalozenou na genetických algoritmech. Tato metoda bude srovnána s metodou zalozenou na kvadratickém programování a budou porovnány výhody a nevýhody obou resení.
3. 2. 2012
Ing. Viktor Pus
Protokol FIX/FAST a algoritmické obchodování
V prezentaci bude predstavena problematika rychlého algoritmického obchodování na burze. Z technického pohledu se jedná o návrh sítového zarízení a rozhodovací logiky s durazem na co nejnizsí latenci. Soucasné systémy dosahují odezvy okolo 10 mikrosekund s vyuzitím akceleracních karet a obecných procesoru. Predpokládá se, ze úspesný presun celého retezce do FPGA prinese podstatné snízení latence a tím i znacné zisky pri obchodování na burze. Takové resení vsak zrejme jeste nebylo v praxi nasazeno.
Ing. Martin Zádník
Návrh správy cache toku
Sledování stavu sítových toku umoznuje sítovým zarízením vykonávat
komplexní operace nad procházejícími daty. Sledování toku lze nalézt ve
smerovacích, kde sledování slouzí pro dodrzení kvality sluzby, pro
preklad IP adres (NAT-network address translation) a k akceleraci
samotného smerování. Filtrovací zarízení sledují stavy toku, aby byly
schopné zabránit neoprávneným prístupum do chránené síte a naopak
propustit povolenou komunikaci. Rovnez systémy pro detekci útoku a
skodlivého provozu sledují stavy toku, aby byly schopny odhalit skodlivý
provoz (napríklad podezrelé retezce rozdelené do více paketu).
V neposlední rade jsou toky sledovány pomocí sítových sond a výsledky
tohoto sledování jsou nepostradatelnou soucástí pri správe, plánování a
ochrane pocítacové síte.
Díky rostoucímu poctu uzivatelu a sluzeb je pocet soucasne aktivních
toku na síti velmi vysoký. Zároven sledování stavu toku vyzaduje
aktualizaci ulozeného stavu s príchodem kazdého paketu. Vzhledem k temto
dvema protichudným pozadavkum je kritickým místem pri sledování pamet.
Nejrozsírenejsím resením nedostupnosti velké a rychlé pameti je tvorba
hierachie pametí. Pamet na nejnizsí úrovni oznacovaná jako cache toku
(flow cache) je dostatecne rychlá nicméne její kapacita je limitovaná.
Správa této cache hraje dulezitou roli z pohledu jejího efektivního
vyuzití, které ovlivnuje výkonnost celého systému.
V rámci semináre budou prezentovány výsledky experimentu, které jsou
zamereny na návrh správy cache toku pomocí genetického algoritmu. Cílem
je prekonat stávající správy pametí.
27. 1. 2012
Varadan Savulimedu Veeravalli (Vienna University of Technology)
Design Considerations for an SET/SEU Measurement Chip
FATAL project is devoted to the foundations of a framework for modeling and analysis of fault-tolerant
asynchronous digital circuits. Overall, FATAL's aim is to contribute to a "Theory of Dependable VLSI",
which is still a major challenge. Our primary focus is asynchronous circuits, backed up by the fact that,
ultimately operation of any combinational logic gate is inherently asynchronous.
We present the aims and current status of our efforts on developing suitable failure models for
radiation-induced transient faults in asynchronous digital circuits. Our approach rests on a chain of
simulation models, which are primarily used for validating and calibrating candidate models at the next
level of abstraction: Micro-beam radiation experiments are used for calibrating 3D TCAD device
simulation models of our circuits of interest, which include Muller C-elements and elastic pipelines.
The 3D models, in turn, are used for calibrating appropriate Spice models, which are finally the right
tools for systematically exploring candidates for the sought digital failure models. We will also present
the current spice model and its need for refinement.
The main focus of this presentation will be on the design and the pre-fabrication analysis of a custom
FRad chip (Digital Radiation Target Chip), which shall be used for final model validation via longterm
experiments. We present the architecture of the selected radiation target circuits along with the
required on-chip measurement infrastructure. Major challenges result from the fact that the latter must
operate reliably under the same radiation conditions the target circuits are exposed to, without taking
away too much of the precious die area from the targets. We will present results from our Spice-based
fault injections experiments, which demonstrate that the proposed FRad architecture will indeed come
up to our expectations.
Semináre v zimním semestru 2011/2012
Rozpis vystoupení doktorandu 2. rocníku
2.12.: M. Kajan, V. Kosar
9.12.: L. Miculka, V. Tríska
16.12.: M. Minarík, F. Kadlcek
25. 11. 2011 (mimorádne v ucebne E104)
Gianni Antichi (University
of Pisa)
Enhancing OpenFlow Capabilities through Pattern Matching Techniques
OpenFlow has recently been proposed as a switching paradigm that allows a
network or data center operator to arbitrarily control routing without
being constrained by the existing protocols. However, despite it offers a
wide flexibility for intelligently tweaking network routing, OpenFlow seems
to be slightly limiting with respect to other classes of network
functionalities which may equally benefit from the smart switches. An
examples thereof are network monitoring applications which may use an
OpenFlow switch as a demultiplexer in order to dispatch packets and flows
to an array of software based sensors. Another useful appliance would be an
application-aware switch, which may demultiplex packets based on a the
presence of a certain pattern in their payload (in turn, revealing a
particular network based application). We propose a novel switching
architecture which, unlike OpenFlow, is based on regular expressions. Such
a different approach allows to define a flow in a very flexible way: each
field of the packet can be ``wildcarded'' or assigned a set of alternative
values (by OR--ing together several expressions) and, if needed, the
definition may also describe patterns observed in the payload. Let us for
example assume that all RTP traffic needs to be forwarded through a given
port: as RTP port numbers are notoriously dynamically assigned, that cannot
be achieved by just observing the OpenFlow 10-tuple. However it is easy to
specify in terms of regular expressions the patterns in the payload that
reveal the presence of RTP streams.
11. 11. 2011
Projekt IT4I a hodnocení výsledku vedy a výzkumu
4. 11. 2011
Doktorandky 1. rocníku
Ing. Michaela Sikulová, Ing. Marcela Simková
21. 10. 2011
RNDr. Jirí Filipovic (FI MU Brno)
Optimalizace CUDA kernelu pomocí jejich fúzí
Rychlost behu mnoha CUDA kernelu je omezena rychlostí globální pameti.
Sdílí-li vsak jednotlivé kernely nekteré pametové prenosy, lze je za
urcitých okolností sloucit a data predávat pomocí rychlejsích lokálních
pametí. Takováto fúze kernelu je vsak casto aplikacne závislá, její
znovupouzitelnost je tedy omezená. Navíc je pro vetsí mnozství kernelu
obtízné rozhodnout, které skupiny by spolu mely být pro maximalizaci
výkonu fúzovány. V prezentaci se budeme zabývat metodou fúzování kernelu a vztahem fuzí k
výkonu GPU. Dále si predstavíme, jak fúze kernelu automatizovat -- od
pruzkumu prostoru vsech korektních fúzí, pres výber slibných fúzí pomocí
metriky pro odhad výkonu az po generování výsledného kódu. Na záver
budou prezentovány dosazené výsledky.
13. 10. 2011 v E104
Prof. Peter J. Bentley (UCL London)
Exploring the Future of Medical Computing
In this talk Peter Bentley will describe three research projects in the
domain of medical computing. The first is the use of machine learning for
neuropathology. The second is the story of his number one best selling
iphone app: iStethoscope Pro, and how it has crowd-sourced data for
research. The third is a summary of the EU Flagship project, "IT Future of
Medicine" which aims to create personalised medicine by combining high
performance computing and many types of modelling across Europe, in a 1Bn
EUR project.
30. 9. 2011
Doktorandi 1. rocníku
Ing. Václav Bartos, Ing. Jirí Matousek, Ing. Jirí Petrlík
Semináre v letním semestru 2010/2011
3. 6. 2011
Ing. Jirí Jaros, Ph.D. (ANU College of Engineering and Computer Science, Canberra)
Post-doc v Austrálii aneb jak se zije v inverzním svete
V této prezentaci bych se s Vámi rád podelil o svoje zázitky, úspechy i trapasy spojené s prípravou, samotnou cestou a stehováním, a nástupem na Australskou Národní Univerzitu v Canberra. V rámci prezentace bych také rád predstavil ANU College of Engineering and Computer Science, kde v soucasné dobe pusobím jako post-doc research fellow v oblasti masivne paralelních výpoctu a GPGPU. Prezentace bude doplnena o radu fotek a zajímavostí, které jsem za prvních 10 týdnu svého pobytu nasbíral.
Rozpis vystoupení doktorandu - Rozprava k disertaci:
29.4.: Z. Vasicek, P. Korcek, M. Zadnik
6.5.: P. Mikusek, M. Demin, K. Slany, ?P. Kobiersky?, V. Simek
13.5.: P. Bartos, M. Kajan, M. Straka, L. Zaloudek, P. Kastovsky, L. Starecek
20.5.: P. Pospichal, M. Minarik, F. Kadlcek, V. Kosar, V. Pus
27.5.: V. Triska, L. Miculka, J. Novotnak, J. Kastil, J. Tobola
8. 4. 2011
Ing. Roland Dobai, PhD. (Ústav Informatiky, Slovenská akadémia vied)
Generovanie testov pre asynchrónne sekvencné digitálne obvody
Prezentácia bude zameraná na generovanie testov pre asynchrónne sekvencné digitálne obvody. Práca prispieva k casovo a cenovo efektívnemu otestovaniu asynchrónnych obvodov, nepriamo podporí ich rozsiahlejsie vyuzitie, co pozitívne ovplyvní výkon, spotrebu ci elektromagnetické vyzarovanie budúcich digitálnych obvodov. Hlavným vedeckým prínosom práce je návrh nového generátora optimálneho testu pre asynchrónne sekvencné digitálne obvody rôzneho typu bez zväcsenia plochy na cipe. Dalsími prínosmi sú identifikovanie nevhodných prechodov hodnôt pred generovaním testu, znízenie poctu vygenerovaných testovacích vektorov pre kombinacnú cast, efektívne zabezpecenie aktivácie poruchy na úrovni jednoduchých logických clenov, sírenie poruchového signálu na výstupy najkratsím testom a zrýchlenie poruchovej simulácie. Experimentálne výsledky overili generovanie optimálneho testu (z hladiska dlzky) s kvalitným pokrytím porúch aj bez aplikovania metódy pre zvýsenie testovatelnosti. Navrhnuté metódy môzu byt pouzité pre rozmanitejsiu skálu obvodov v porovnaní s ostatnými súcasnými generátormi testu, a pritom ich efektívnost zarucuje aj rýchle zostavenie testu.
Ing. Marcel Baláz, PhD. (Ústav Informatiky, Slovenská akadémia vied)
Príspevok k testovacím architektúram a testovatelnosti porúch oneskorení digitálnych jadier
Prezentácia sa bude zaoberat dvoma príspevkami na zvýsenie kvality testovania digitálnych jadier s testovacím okolím, a to (1) optimalizáciou paralelného rozhrania pre rýchlejsiu aplikáciu testov a (2) efektívnou metódou generovania testov pre poruchy oneskorení vyzadujúce jednoduchú architektúru scan. Navrhnutá metóda optimalizácie paralelného rozhrania generuje paralelné vetvy scan podla styroch definovaných kritérií alebo generuje rekonfigurovatelnú architektúru testovacieho okolia, ktorá vyuzíva výhody dvoch optimalizacných kritérií súcasne bez významného nárastu plochy. V druhej casti bude prezentovaná navrhnutá metóda generovania testov pre poruchy oneskorení so zameraním na model porúch prechodov. V navrhnutej metóde je vyuzitý princíp testu s posunom (skewed-load test). Vygenerovaný test pre poruchy prechodov je mozné aplikovat cez jednoduché testovacie okolia jadra, cím bola odstránená nutnost pouzitia rozsíreného okrajového registra scan na aplikáciu testov pre poruchy oneskorení.
25. 3. 2011
Ing. Jirí Tobola
Effective Hash-based IPv6 Longest Prefix Match
V prezentaci bude predstaven algoritmus pro vyhledání nejdelsího shodného prefixu Hash-Tree Bitmap. Zatímco vetsina soucasných algoritmu se zabývá operacemi nad IPv4 adresami, predstavený Hash-Tree Bitmap algoritmus je primárne vhodný pro dlouhé IPv6 adresy, protoze kombinuje rychlý skok pomocí hash funkce pro pruchod rídkou cástí stromu a standardní Tree bitmap strukturu pro dohledání finálního prefixu. Mimo algoritmu bude dále predstavena hardwarová architektura a její porovnání se ostatními prístupy.
Ing. Vlastimil Kosar
Redukce vyuzitých zdroju FPGA pro vyhledávání vzoru pomocí relace simulace
V této prezentaci bude predstaven nový zpusob redukce poctu zabraných zdroju FPGA pro vyhledávání vzoru. Zatímco dosavadní zpusoby se zamerovaly predevsím na nalezení nových architektur a zpusobu mapování do FPGA, predstavovaný zpusob navrhuje pouzít redukci nedeterministického konecného automatu pomocí relace simulace (redukce podobností) pred vlastním procesem mapování automatu do FPGA. Tato redukce je bezne pouzívána ve formální verifikaci pro redukci stavových grafu. V prezentaci budou predstaveny dosazené výsledky. Na záver budou diskutovány mozné smery pokracování práce.
18. 3. 2011
Ing. Lukás Miculka
Predikce provozu na sítích a u císlicových obvodu
V prezentaci budou nejprve predstaveny vybrané metody predikce sítového
provozu, které jsou zalozeny na nelineární analýze dat ci
neuronových sítích. Predikce provozu je dulezitá z mnoha hledisek. Jedním z
nich muze být i nasazení testování v dobe slabého provozu.
V dalsí cásti budou naznaceny metody vyuzívané pro predikci provozu
císlicových systému.
Ing. Jirí Novotnák
Detekce anomálií v sítovém provozu
Prezentace se bude venovat detekci anomálií zejména pomocí Kalmanova filtru,
následne diskuze jinak zamerených algoritmu, zejména ASTUTE. Nastíním
zjistené problémy a moznosti akcelerace algoritmu pri pouzití na vysokých
prenosových rychlostech.
11. 3. 2011
Ing. Filip Kadlcek
Rychlý návrh klasifikátoru pomocí metody AdaBoost
V prezentaci bude predstavena modifikace algoritnu AdaBoost, která vede ke zrychlenému návrhu klasifikátoru. Vetsina významných prací v oblasti obrazových klasikátoru je zamerena na zvýsení úspesnosti detekce. Práce vsak predstavuje prístup, kdy je mozné navrhnout klasifikátor rychleji, to vse je ale za cenu mensí presnoti. Tento prístup dovoluje prozkoumání velkého mnozství klasifikátoru a nalezení parametru kandidátního resení. Pro sestavení finálního klasifikátoru je poté mozné pouzít konvencní metody.
Ing. Vít Tríska
Komprese dat z letového zapisovace
V prezentaci budou predstaveny vybrané kompresní algoritmy, které lze pouzít pro kompresi dat z letového zapisovace. Následovat bude vzájemné porovnání obdrzených výsledku z nekolika úhlu pohledu.
4. 3. 2011
Ing. Milos Minarík
Evolucní návrh iteracních algoritmu v CGP
V prezentaci bude popsáno vyuzití CGP k návrhu iteracních algoritmu. Pomocí CGP se zpravidla navrhují resení, u nichz je výsledek pro dané vstupy získán po jednom pruchodu chromozomem. Zde výpocet probíhá iteracne, pricemz v kazdé iteraci lze vyuzívat výstupy predchozí iterace. Pouzití této metody bude ilustrováno na nekolika príkladech. Na záver bude navrzená metoda srovnána s jinými prístupy k návrhu iteracních algoritmu (modulární CGP, sebemodifikující CGP) a budou zmíneny moznosti dalsího pokracování.
doc. Lukás Sekanina et al.
Implementace fyzicky neklonovatelné funkce na cipu REPOMO32
V prezentaci bude predstaven zpusob implementace fyzicky neklonovatelné funkce pomocí polymorfních hradel. Pri realizaci je vyuzito faktu, ze k prepnutí logické funkce polymorfního hradla, které je iniciováno zmenou napájecího napetí, dochází pro ruzná, byt sousední, hradla na cipu za ruznou dobu. Porovnáním doby prepnutí dvou hradel je mozné získat jeden bit signatury, která unikátne charakterizuje konkrétní cip. Experimenty, které prokazují praktickou pouzitelnost uvedeného mechanismu, byly provedeny na 21 cipech REPOMO32. Dalsí spoluautori výsledku, který bude prezentován: R. Ruzicka, Z. Vasícek, V. Simek a P. Hanácek
25. 2. 2011 - mimorádne v A112
Prof. Ing. Vladimír Kvasnicka, DrSc., FIIT STU
Symbolická regresia Boolových funkcií pomocou genetického programovania (Slidy v PDF)
V prednáske je studovaná pomocou evolucnej metafory genetického programovania symbolická regresia Boolových funkcií, ktoré reprezentujú logické obvody. Tieto funkcie sú kódované pomocou acyklických orientovaných grafov, ktorých vrcholy reprezentujú elementárne Boolove funkcie (spojky) negácie, konjunkcie, disjunkcie, ich negácie a exkluzívnu disjunkciu. Pouzité acyklické orientované grafy sú komprimovaným spôsobom reprezentované pomocou tzv. stlpcových tabuliek. Základné "genetické" operácie mutácie a krízenia sú uskutocnené nad týmito tabulkami. Získané predbezné výsledky naznacujú, ze navrhnutá verzia algoritmu je efektívnym prístupom ku konstrukcii minimálnych Boolových funkcií, ktoré sú specifikované pomocou tabulky funkcných hodnôt.
11. 2. 2011
Ing. Martin Straka, Ing. Jan Kastil
Vyuzití cástecné dynamické rekonfigurace pro architektury odolné proti poruchám
V rámci semináre budou vysvetleny vybrané techniky z návrhu systému odolných proti poruchám do obvodu FPGA. Druhá cást semináre bude venována moznostem rekonfiguracního procesu FPGA a technikám dynamické rekonfigurace. Ve tretí cásti budou popsány ruzné typy poruch v FPGA a moznosti jejich simulace spolu s návrhem nástroje pro generování poruch typu SEU do reálného hardwaru. V záveru semináre budou výse uvedené techniky demonstrovány s vyuzitím vývojové desky ML506.
4. 2. 2011
Ing. Pavel Bartos
Zkrácení doby aplikace testu zmenou poradí klopných obvodu v retezci scan
V prezentaci bude predstaven princip a experimentální výsledky metody, která umoznuje zkrátit dobu aplikace testu obvodu pomocí zmeny poradí klopných obvodu v retezci scan. Metoda je zalozena na zkrácení dlouhých spoju mezi klopnými obvody scan retezce, které jsou více náchylné ke vzniku poruch. Díky eliminaci techto problematických spoju postací k dosazení dostatecného pokrytí chyb mensí pocet testovacích vektoru a tím dojde i ke zkrácení doby aplikace testu. V záveru budou predstaveny dalsí problémy, které jsou resitelné zmenou poradí klopných obvodu v retezci scan, a bude nastínen dalsí smer výzkumu.
Ing. Ludek Zaloudek
N-modulová redundance v celulárním automatu
Celulární automaty jsou jedním z mozných modelu pro masivne paralelní výpocetní systémy. Jedním z problému pri hardwarové implementaci CA je to, ze model CA nepocítá s odolností proti poruchám (OPP). Existující implementace celulárních systému resí OPP slozitými zpusoby extrémne zvysujícími pozadavky na hardware. Soucástí prezentace bude návrh jednoduché N-modulové redundance v CA a vyhodnocení jejího úcinku na výpocet nekolika ruzných vzorových úloh za prítomnosti prechodných a stálých chyb.
Semináre v zimním semestru 2010/2011
28. 1. 2011
Ing. Viktor Pus
Netbench - Framework pro experimenty s algoritmy zpracování paketu
Prezentace predstavuje experimentální framework vyvinutý skupinou ANT@FIT. Jedná se o sadu kódu v jazyce Python urcených pro zkoumání algoritmu zpracování paketu. Mezi tyto algoritmy radíme vyhledávání vzoru, klasifikaci a operaci vyhledání nejdelsího shodného prefixu. Soucástí jsou také datové sady pro snadné porovnání vlastností jednotlivých algoritmu. Netbench je volne dostupný na www.fit.vutbr.cz/netbench.
Ing. Petr Pospíchal
Akcelerace gramatické evoluce pomocí GPU
Gramatická evoluce je podle autoru "systém, který muze být pouzit pro generování retezcu v jakémkoliv jazyce". Je zalozen na fúzi evolucních algoritmu a formální gramatice definované v Backus-Naurove forme. Benefitem gramatiky je moznost kódování znalostí o problému a ohranicujících podmínek, evolucní algoritmus zase predstavuje nástroj pro efektivní generování retezcu. Výstup se následne dá interptetovat a pouzít pro ruzné úcely, generováním programu pocínaje a návrhem mostních pilíru a architektury konce. Výhodou gramatické evoluce je tedy velká robusnost, nevýhodou pak muze být relativne pomalý beh.
Ve spolupráci s University College Dublin jsme se zabývali moznostmi akcelerace této metody s pouzitím velkého výpocetního potenciálu moderních grafických cipu (GPU). První výsledky ukazují, ze pro nekteré problémy muze být gramatická evoluce významne zrychlena.
21. 1. 2011
Ing. Povol Korcek
Nový dopravný mikrosimulacný model zalozený na celulárnych automatoch
V príspevku bude prezentovaný nový model pre mikrosimuláciu vysoko rozsiahlych cestných sietí. Model je zalozený na aplikácii celulárnych automatov a vhodne rozsírený o elimináciu nechcených vlastností týchto modelov, akou je i zastavenie vozidla z maximálnej moznej rýchlosti v jedinom simulacnom kroku. Presnost tohto modelu bola validována porovnaním s dopravnými fundamentalnými diagramami. Paralelná implementácia umoznuje skoro lineárne zrýchlenie na platformách s viacjadrovými procesormi.
Ing. Martin Zádník
Flow Cache Resilient to Flooding
Flow cache and its variants are often used in network devices to improve performance of stateful traffic processing. These caches are usually tuned to provide best performance on average traffic mix but do not consider worst case scenario. For example, a network flow cache may witness a performance drop when flooded with a large amount of new flows, a common side-effect of DoS or scanning activities. Therefore, the goal is to design a flow cache and its effective management, in particular, to overcome these flooding periods and preserve state of existing connections. In order to achieve this goal, genetic algorithm (GA) is used to evolve a replacement policy that would perform better than other popular policies. The presentation will show behavior of a flow cache with different replacement policies obtained by a simulation on a traffic sample with manually generated DoS. The results indicate that it is possible to find (evolve) a replacement policy that is as good as other well-performing policies during normal periods but behaves better during flooding.
9. 12. 2010 - Mimorádná prednáska (ctvrtek, E112)
prof. RNDr. Jozef Gruska, DrSc., FI MU
Nová vízia informatiky
Tazko si predstavit v 21 storocí velmi významný projekt alebo inováciu,
pri ktorých by ídey, pojmy, modely, metódy a prostriedky informatiky nehrali
velmi dôlezitú úlohu. Podobne sa ocakáva, ze pri rozvoji prakticky vsetkých
akademických a technických disciplín, umenia, medecíny, ekonomiky, atd budú
mat rozhodujúcu rolu myslenie, paradigmy, metódy a prostriedky informatiky.
Aby informatika mohla plnit túto svoju spolocenskú úlohu je nutné, aby sa
zacala chápat, rozvíjat a vyucovat ako podstatne sirsia a hlbsia oblast vedy
a techniky, ktorá súcasne prinása novú metodológiu pre vsetky oblasti
spolocenských aktivít a ktorá sa sama stará o vytvorenia prostriedkov na
plné uplatnenie svojho aplikacného potenciálu.
V prednáske sa bude prezentovat nové, podstatne sirsie a hlbsie ako doposial,
chápanie informatiky ako disciplíny, ktorá má ctyri úzko prepojené zlozky:
vedeckú, technickú, metodologickú a aplikacnú. Nové chápanie informatiky bude
blizsie ilustrované cez niektoré z jej "grand challenges". V prednáske sa
budú tiez prezentovat a analyzovat korene, impulzy a ojektívna potreba nového
chápania informatiky, co bude zasadené aj ako do historického tak aj filozofického
kontextu.
Prof. Gruska je clenem The Academy of Europe, drzitelem Computer Pioneer Award (IEEE Computer Society) a rady dalsích ocenení. Je autorem 3 knih, více nez 140 vedeckých clánku a prednesl více nez 280 prednásek na konferencích a seminárích. Na zahranicních univerzitách pusobil více nez 15 let. Nedávno o nem Slovenská televize vysílala porad GEN, viz YouTube
3. 12. 2010
Matthias Függer, TU Víden
Fault-tolerant distributed on-chip algorithms
For Very Large Scale Integrated (VLSI) Circuits intended to be used in
highly reliable applications, formal specification and analysis is
mandatory. Two trends in VLSI design favour a modeling approach
analogous to that used for distributed systems: (i) noticeable
communication delays between circuit components and (ii) increasing
failure rates caused by wear-out and particle hits in circuits with ever
decreasing feature sizes. Despite these striking similarities,
specifying and analyzing circuits by means of classic distributed system
models is either overly lengthy or not possible. To overcome these
limitations a new modeling and analysis framework tied to the
peculiarities of fault-tolerant on-chip algorithms is presented.
The capabilities of this framework are then illustrated by applying it
to clockless on-chip algorithms, that is, circuits that are not driven
by a central clock. The framework is extended by a Petri net like
specification language, which is used to state pivotal circuit
components for building clockless fault-tolerant on-chip algorithms.
Among those is the General Join module, a module that allows to merge
data provided by different sources in a fault-tolerant manner. In the
thesis a complete specification is provided and generic timing
properties are derived. Furthermore, an implementation of a General Join
module in terms of simpler circuit components is given and proven correct.
In contrast to clockless circuits, synchronous circuits are driven by a
central clock which inherently constitutes a single-point of failure. A
common technique to make synchronous circuits fault-tolerant is by
replication of the circuit and its clock source. Thereby, the problem
arises to provide fault-tolerant, synchronized clock signals that do not
diverge over time to each of the replicas. This problem is termed the
_tick generation_ problem. It is shown that an alternative to replicated
synchronized clock sources is to let a set of General Join modules,
forming an on-chip distributed algorithm, generate synchronized clock
signals in the course of their interaction. A correctness proof and
performance measures of this solution are derived.
26. 11. 2010, mimorádne v E104
Mgr. Jirí Matela, Fakulta informatiky MU v Brne
Vyuzití GPU pro urychlení obrazové komprese
JPEG2000 je obrazový kompresní standard mající poskytunout
vynikající kompresní výkon a také radu pokrocilých vlastností, které jsou
vyzadovány aplikacemi v oblastech jako je medicínské zpracování obrazu,
filmový prumysl nebo archivace obrazu. Práve kompresní výkon a pokrocilé
vlastnosti standardu mají za následek vyssí výpocetní nároky. Grafické karty
se behem posledních let staly oblíbenou komoditní výpocetní platformou zejména
z duvodu jejich relativne vysokého výpocetního výkonu. Vyuzití výkonu GPU pro
akceleraci JPEG2000 komprese muze být dostupným resením, které umozní
real-time zpracování videa v HD nebo post-HD rozliseních, ci umozní zkrátit
dobu zpracování digitálních patologických snímku, které dnes bezne dosahují
rozlisení v rádu jednotek gigapixelu.
19. 11. 2010, mimorádne v L314
Ing. Václav Simek, Ing. Josef Strnadel
Historie pocítacu Amiga
K prílezitosti 25. výrocí oficiálního uvedení legendárních pocítacu
rady Commodore Amiga na trh budou na seminári prezentovány strípky z
pozadí vzniku této legendy (spojující v jedno univerzálne pouzitelný
domácí pocítac i herní konzoli), její stavební bloky, architektura a
charakteristické rysy, které svou sofistikovaností zaujmou i v dnesní
dobe - CPU rady MC68K, pouzití zákaznických obvodu a koprocesoru,
pametove úsporná planární bitmapová grafika, multimédia, plne
preemptivní jádro OS vyzadující minimum výpocetních prostredku (dnes
bychom pouzili napr. pojem mikrojádro, jádro vestavného (RT)OS), zcela
intuitivní ovládání, autokonfigurace karet a zarízení.
Seminár bude oziven výstavou funkcních modelu Amiga 500, Amiga 1200,
Amiga 1200 v provedení tower - zájemci si tedy mohou vyzkouset, co
(jiz pred 25 lety!) bylo mozné na této platforme a zavzpomínat, kdy
tytéz vlastnosti zaznamenali (ci dodnes nezaznamenali) na pocítacích
jiných výrobcu.
12. 11. 2010
Ing. Jan Kastil: Výzkumná stáz v Telecom Bretagne
Prezentace strucne seznámí posluchace s pobytem prednásejícího ve
francouzské výzkumné instituci Telecom Bretagne. V prubehu prezentace budou nastíneny
problémy spojené s anotací a následnou klasifikací provozu na moderních
sítích. Bude predstaven princip klasifikátoru zalozeného na sekvencích
TCP znacek v sítovém toku a jeho mozná rozsírení. V záveru bude prezentováno
krátké orientacní srovnání výzkumných mozností a zázemí na Telecom
Bretagne a Fakulty informacních technologií.
Doktorandi 1. rocníku
Ing. Vít Tríska
5. 11. 2010
Doktorandi 1. rocníku
Ing. Filip Kadlcek, Ing. Lukás Miculka, Ing. Frantisek Slimarík
8. 10. 2010
Doktorandi 1. rocníku
Ing. Vlastimil Kosar, Ing. Jirí Novotnák, Ing. Milos Minarík
Semináre v letním semestru 2009/2010
11. 6. 2010
Ing. Jirí Jaros
Evolutionary Design of Collective Communications on Wormhole Networks
My thesis describes the technique of the evolutionary design aimed at
scheduling of collective communications on interconnection networks of
parallel computers. In order to avoid contention for links and associated
delays, collective communications proceed in synchronized steps. A minimum
number of steps is sought for the given network topology, wormhole
(pipelined) switching, minimum routing and given sets of sender and/or
receiver nodes. The proposed technique is not only able to re-invent optimum
schedules for known symmetric topologies like hypercubes, but it can find
schedules even for any asymmetric, irregular, multistage and fat topologies
in case of general many-to-many collective communications. In most cases,
the number of steps reaches the theoretical lower bound for the given
communication pattern; if it does not, non-minimum routing can provide
further improvement. Optimal schedules may serve for writing
high-performance communication routines for application-specific networks on
chip or for the development of communication libraries in the case of
general-purpose interconnection networks.
20. 5. 2010
Viriato M. Marques (Engineering Institute of the Polytechnic Institute of Coimbra) and Cecília Reis (Engineering Institute of the Polytechnic Institute of Porto)
Interactive Evolutionary Computation: Music and Creativity
Interactive Evolutionary Computation: Introduction, Humanized Computational Intelligence, Applications to Art, Engineering, Education, Edutainment and Therapy, Music and Creativity, Data-Mining and Interactive Fitness Evaluation to Musical Creativity. "Closing concert" and conclusions.
30. 4. 2010 (mimorádne v G202)
Ing. Richard Ruzicka, Ph.D., Ing. Václav Simek
Pocítace firmy Sinclair Research Ltd. a jejich konkurenti
Pocítace firmy Sinclair Research Ltd. - pocítace, kterými ceské domácnosti vstoupily do digitálního veku. Je tomu jiz 70 let, co se v Londýne narodil geniální vynálezce a zakladatel firmy Sir Clive Sinclair. Je tomu jiz 30
let, co na trh vstoupil ZX-80, první pocítac na svete, který se prodával
pod 100 liber. Následován typem ZX-81, který pokoril hranici 70 liber a
obrovským obchodním úspechem (behem dvou let prodáno více nez milion kusu
po celém svete), pripravil pudu legende - domácímu pocítaci ZX Spectrum.
Spectrum se díky své barevné grafice stalo fenoménem v oblasti
pocítacových her, prekonalo veskeré prodejní rekordy svých predchudcu,
dominovalo trhu v ruzných vylepsených verzích po dalsích 10 let a dockalo
se desítek legálních i nelegálních klonu vyrábených na obou stranách
zelezné opony. Pametníci hebkých gumových kláves, ale i vy, kterí jste zacínali az s pocítaci rady PC, prijdte na nás malý retroseminár, kde si pripomeneme
architekturu a konstruktérské finesy techto pocítacu, soucasná resení
(protoze Spectrum stále jeste zije!), uvidíme zive témer vsechny zástupce
rady pocítacu Sinclair i s jejich netradicními periferiemi. Muzete si zkusit naprogramovat "Hello world" ve Spectrum BASICu, zahrát JetPac, zformátovat Microdrive Cartridge nebo vytisknout vizitku na pokovený papír ZX-Printeru. Výstavu modelu Sinclair doplní jejich "konkurenti" z tuzemské i zahranicní produkce výpocetní techniky 80. let ze sbírek pripravovaného muzea výpocetní techniky na FIT.
9. 4. 2010
Ing. Pavol Korcek
Modelovanie dopravnej situácie
Modelovanie aktuálnej dopravnej situácie je priamym predpokladom pre
priebezné trvalé zaistenie funkcného, spolahlivého, bezpecného,
efektivného a k zivotnému prostrediu setrného systému v cestnej
doprave. Tieto modely ale nájdu svoje uplatnenie i pri plánovaní zatial
neexistujúcich a do budúcna len pripravovaných cestných úsekov. V
neposlednej rade môzu poslúzit i ako generátory vstupných dát do
autotrenázerov. Pre co najvacsie sa priblízenie modelu realite je
potrebné mysliet na mnoho parametrov cestnej dopravy. Vzniká tak vysoko
komplexný simulacný model, ktorý nie sme schopní v reálnom case
vyhodnocovat na bezných pocítacoch/procesoroch. Ponúka sa ale moznost
akcelerácie týchto simulacných modelov na rôzných typoch platforiem. Ku
príkladu môzeme spomenút FPGA alebo v poslednej dobe stále castej
vyuzívané GPU. V príspevku bude prezentovaný aktuálny stav problematiky
pre rôzne platformy, typy a najmä obmedzenia simulacných modelov a na
záver bude predstavený i navrhovaný model vyuzívajúci práve GPU.
Ing. Martin Demín
Nekonvencná výroba tlacenej elektroniky
Po krátkom úvode do princípov fungovania tlacenej elektroniky si predstavíme jej nekonvencnú výrobu pomocou plotru a "fixky". Porovnáme dosiahnutelné parametre s parametrami klasickej výroby pomocou tlacovej hlavy.
26. 3. 2010
Ing. Pavel Bartos
Optimalizace propojení scan retezce
Predmetem prezentace bude analýza propojení scan retezce ve fázi fyzického rozmístení komponent na cipu. Budou uvedeny moznosti optimalizace tohoto propojení, které vedou k snízení pravdepodobnosti vzniku poruch a tím ke zmensení mnozství testovacích vektoru. Záverem bude diskutována moznost paralelního provádení diagnostiky obvodu a dalsí mozné smery výzkumu, který bude dále prováden.
Ing. Jirí Tobola
Vyhledání nejdelsího shodného prefixu
Algoritmus LPM je klícovou soucástí vetsiny sítových zarízení a pri blízícím se prechodu na IPv6 se jedná opet o otevrenou otázku k resení. V rámci prezentace budou strucne shrnuty aktuálne pouzívané algoritmy, bude predstavena knihovna lpm-netbench urcená ke srovnávání vsech existujících metod (porovnání jejich rychlosti a pametové nárocnosti) a zejména pro evaluaci metod nových. V záveru budou nastíneny mozné nové algoritmy vycházející z dosavadních experimentu a specifikován plán dalsích prací.
19. 3. 2010
Ing. Zdenek Vasícek
Optimalizace kombinacních obvodu s mnoha vstupy pomocí SAT
V oblasti evolucního návrhu obvodu dominuje tzv. kartézské genetické programování (CGP), které bylo poprve pouzito pro návrh kombinacních obvodu a pozdeji úspesne aplikováno i v dalsích oblastech. Ackoliv bylo jiz nekolikrát ukázáno, ze evolucní návrh vyuzívající CGP je schopen generovat inovativní resení (napr. kombinacní násobicky s mensím poctem hradel, kvalitnejsí nelineární obrazové filtry, apod.), nepodarilo se doposud nalézt na úrovni hradel slozitejsí kombinacní obvody. Mezi nejvetsí problémy evolucního návrhu patrí pomerne spatná skálovatelnost - v prípade evolucního návrhu komb. obvodu se jedná o znacnou doba potrebnou k nalezení pozadovaného resení, která bohuzel závisí exponenciálne na poctu vstupu. Tento problém lze sice v nekterých oblastech cástecne prekonat za pomocí akcelerátoru vyuzívajících FPGA, v oblasti kombinacních obvodu vsak lineární urychlení není dostacující.
Cílem prezentace je predstavit metodu zásadne menící pohled na problém skálovatelnosti evaluace kandidátních resení zalozenou na vyuzití technik známých v oblasti verifikace. Navrzená metoda, která je zalozena na efektivní transformaci reseného problému na SAT instanci, která je následne vyhodnocena SAT solverem, byla aplikována na evolucní optimalizaci kombinacních obvodu s cílem redukovat pocet pouzitých hradel. Tento prístup byl úspesne aplikován na minimalizaci klasických benchmarkových obvodu syntetizovaných pomocí konvencních technik (ABC, SIS) a dále na minimalizaci tzv. tezce syntetizovatelných obvodu. Dosazené výsledky naznacují, ze dostupné techniky vykazují urcité rezervy, ackoliv je problém syntézy císlicových obvodu povazován jiz delsí dobu za vyresenou otázku.
Ing. Petr Mikusek
Optimální implementace LUT kaskád v hardware a software
Kaskáda náhledových tabulek (LUT) se jeví jako ideální a jednotná
reprezentace pro implementaci logických funkcí v hardware a software.
Stávájící syntézní algoritmus generuje prílis dlouhé káskady, které mají
pocet bunek roven poctu vstupních promenných. To je výhodné z hlediska
ceny (celkové velikosti pameti potrebné pro reprezentaci kaskády), ale
nevýhodné z hlediska rychlosti vyhodnocování (pocet bunek). Sousední
bunky je vsak mozné sloucit do vetsích bunek vyhodnocujících více
vstupních promenných najednou. Muzeme tak snadno volit kompromis mezi
cenou a výkonem. V prezentaci bude predstaven algoritmus, který pro
zadanou kaskádu s jednovstupovými bunkami nalezne optimální rozdelení
kaskády z hlediska výkonu (pro pevne zadaný pocet bunek hledá nejméne
pametove nárocnou kaskádu), ceny (kaskáda s nejmensí pametovou
nárocností bez ohledu na pocet bunek) a pomeru cena/výkon (optimalizuje
se kritérium pocet bunek * pametová nárocnost). V algoritmu je
zohlednena cílová platforma (hardware nebo software), nebot ruzné
implementace mají rozdílný model výpoctu pametové nárocnosti.
5. 3. 2010
Ing. Václav Simek, Ing. Karel Slaný
Vyuzití platformy PS3 pro akceleraci výpoctu
Jednu z oblastí informacních technologií, která v soucasné dobe prodelává intenzivní rozvoj, definuje úsilí smerující k vyuzití ruzných architektur pro akceleraci výpoctu v mnoha oblastech výzkumu i praxe. Tuto skutecnost ilustruje vzrustající nasazení puvodne jednoúcelových karet s GPU obvody. Zajímavou výpocetní architekturu v tomto ohledu predstavuje také resení od IBM, konkrétne Cell Broadband Engine (Cell BE). Jedná se o zástupce tzv. multi-core procesoru, které jsou zrejme nejdostupnejsí v podobe herní konzole PS3. V rámci prezentace bude nejprve detailne popsána architektura procesoru Cell, pricemz pozornost bude venována hlavne pametovému modelu a datovým prenosum. V dalsi cásti prijde na radu herní konzole PS3 a moznosti jejího vyuzití v oblasti vedeckých výpoctu.
S tím souvisí i predstavení clusteru slozeného z 11 konzolí PS3, který byl nedávno zprovoznen na ÚPSY. Na záver probehne zhodnocení výhod a nedostatku výsledného resení, vcetne poukázání na ruzná programátorská úskalí.
26.2.2010
Ing. Petr Kastovský
Stavové zpracování sítového provozu na vícejádrových procesorech
Soucasné vícejádrové procesory nabízí nízký pomer cena/výkon a je tedy vhodné hledat jejich uplatnení ve výpoctne nárocných aplikacích. Zpracování vysokorychlostního sítového provozu je problém nejen výpocetne, ale i pametove nárocný a predstavuje vhodnou úlohu pro plné vyuzití potenciálu vícejádrových procesoru. Ukazuje se vsak, ze pouhé prevedení dosud efektivního programu optimalizovaného pro jednojádrové procesory neprinásí pozadované zrychlení a je tedy treba aplikovat nové prístupy pro tvorbu efektivních paralelních programu s ohledem na cílovou platformu. V rámci prezentace bude ukázáno, kde lezí hlavní problémy zpracování sítového provozu na vícejádrových procesorech s durazem na vliv pametové hierarchie, predevsím pak rychlých vyrovnávacích pametí. Na základe poznatku budou formulovány mozné postupy pro dosazení vyssí výkonnosti vybraných sítových aplikací.
Ing. Michal Kajan
Klasifikácia paketov vo vysokorýchlostných sietach
Klasifikácia paketov je klúcovým mechanizmom pre diferenciáciu sietovej prevádzky, umoznuje dosiahnutie splnenia poziadaviek na dostupný výkon, bezpecnost a prístupnost sluzieb v pocítacových sietach. Klasifikátory môzu byt implementované obvodovo alebo programovo. Ako alternatívu voci obvodovému spracovaniu v FPGA pozornost zameriame na programové spracovanie technológiou multi-core. Budú predstavené architektúry, na ktorých je mozné takéto spracovanie realizovat a samotné prístupy k tejto forme klasifikácie.
12.2.2010
Ing. Pavol Polóni
Tistená elektronika - tiskový stroj
Tistená elektronika je novým a perspektivním odvetvím elektroniky. Na
rozdíl od soucasných technologií zalozených na anorganických materiálech
(prevázne kremík), tistená elektronika vyuzívá polymeru elektricky
vodivých, polovodivých, nevodivých, citlivých na svetlo ci svetlo
emitujících a také anorganických materiálu ve forme nanocástic. Velkou
výhodou oproti klasické ciste anorganické elektronice je mnohem
jednodussí technologie výroby obvodu - není treba vysokých teplot pro
zpracování pouzitých materiálu. Tak je mozno jako substrát vyuzít
napríklad pruzné plasty, které vysoké teploty nevydrzí. Na ne lze
nanáset vhodné materiály napríklad inkoustovým tiskem. Výhodou je pak
nízká hmotnost, pruznost a odolnost výrobku a moznost levné výroby
relativne slozitých elektronických obvodu v kusovém mnozství. V soucasné
dobe je nejvetsí komercní aplikací této technologie výroba velkoplosných
obrazovek sestávajících z aktivních matic organických svítivých diod
(OLED) a tenkovrstvých tranzistoru (TFT). Pritom zvládnutá technologie
tistených tenkovrstvých tranzistoru otevírá moznosti výroby i
slozitejsích logických obvodu na míru.
Prezentace bude venována prevázne praktické cásti spojené s tiskem.
Seznámí s jednou z mozných technologií tisku a predvede prototyp stroje,
který se navrhuje na fakulte ve spolupráci s UPGM. Na záver ukázeme
první praktické pokusy a naznacíme problémy spojené s výrobou prototypu
tiskového stroje.
Ing. Jan Krivánek
Pokrocilé metody mapování genotyp-fenotyp v evolucních algoritmech
Evolucní algoritmy jsou oblíbenou trídou optimalizacních algoritmu a
to zejména pro moznost jejich pouzití i v prípade neznalosti
teoretických aspektu resené úlohy. Tyto algoritmy se mohou stát
neefektivní pri resení úloh hledání komplexních (zejména opakujících
se) struktur anebo v prípadech, kdy máme informace o povaze resené
úlohy a tyto nezaneseme do evolucního procesu.
Jedna z hojne vyuzívaných technik resících tyto nedostatky je pouzití
pokrocilého mapování generovaných genotypu na fenotypy predstavující
hledaná resení. Na seminári budou prezentovány dva z mozných prístupu
k této problematice: Prístup inspirovaný prírodou (respektive
literaturou a prednáskami z nove vzniklého predmetu na VFU -- Struktura
a evoluce genomu) experimentálne aplikované na úlohu symbolické
regrese. A prístup matematický, kdy pro mapování genotyp-fenotyp
pouzijeme matematicky vyjadritelnou funkci menící pravdepodobnostní
rozlození generovaných resení a tím menící parametry fitness
landscape, experimentálne aplikovaný na resní testovací Rastriginovu
funkci.
5.2.2010
Ing. Petr Pospíchal
Teorie a praxe obecných výpoctu na grafických cipech (GPGPU)
Obecné výpocty na grafických cipech jsou mladé a velmi rychle rostoucí odvetví s radou zajimavých aplikací. Grafické cipy (GPU) za poslední dekádu hrubým výkonem mnohonásobne prekonaly bezné procesory (CPU), jejich cena je ale stále prijatelná pro bezného uzivatele. Proto stojí za to se zabývat jejich potenciálem pri nasazení v informatické praxi. Prezentace se zpocátku zamerí na historii vývoje grafických karet a pocátky jejich programovatelnosti. V následující cásti budou architektury CPU a GPU porovnány z hlediska pametových a výpocetních mozností a budou zmíneny výhody a nevýhody nasazení GPU pro obecné výpocty. Teoretická cást bude zakoncena strucným predstavením výpocetního modelu frameworku CUDA firmy nVidia . Následne bude na príkladech demonstrována schopnost moderního GPU GTX 285. Praktická cást se dále bude týkat nedostatku GPU, predevsím úzkeho hrdla sbernice, vysokých latencí prenosu, vlivu poctu vláken na rychlost výpoctu a SIMD optimalizace pouzitého hardware obecne.
Ing. Ludek Zaloudek
Akcelerace evoluce celulárních automatu na GPU
Paralelizace evolucního návrhu je jeden ze zpusobu, jak vyresit problém vysoké výpocetní nárocnosti evolucních algoritmu zabývajících se slozitými problémy. Návrh pravidel celulárních automatu jiste mezi takové slozité problémy patrí. Mezi levné platformy pro paralelní výpocty dnes patrí GPU, které jsou schopny v nekterých prípadech za cenu stolního pocítace nahradit superpocítace v cene tisícu dolaru. Príspevek se zabývá paralelizací evolucního návrhu pravidel celulárních automatu na GPU, navrhuje mozné zpusoby resení a porovnává výkon dvou nejdostupnejsích GPU v kategorii mid-end a high-end, vcetne hodnot urychlení pro evolucní návrh celulárních automatu.
29.1.2010
Ing. Jan Kastil, Ing. Martin Straka
Návrh systému odolných proti poruchám s vyuzitím castecné dynamické rekonfigurace FPGA
Predmetem prezentace bude predstavení nekolika rekonfigurovatelných architektur a jejich vlastností. Zvlástní pozornost bude mimo jiné venována FPGA firmy XILINX, kde budou ukázány základní principy a výhody cástecné dynamické rekonfigurace. V prezentaci budou vysvetleny dostupné prostredky a kroky, jak navrhovat pokrocilé systémy zalozené na FPGA s vyuzitím principu cástecné dynamické rekonfigurace, které lze mimo jiné vyuzít i pro návrh systému odolných proti poruchám. Budou popsány 3 typy odolných systému vycházejících z architektur TMR a duplex, které jsou doplnené o ruzné diagnostické vybavení (hlídací obvody, komparátory, atd.) a rozdeleny do rekonfigurovatelných modulu. V záveru prezentace bude demonstrován kompletní postup návrhu a implementace odolného systému do FPGA Virtex5 a overení jeho plné funkcnosti i v dobe rekonfigurace jeho cástí.
22.1.2010
Ing. Viktor Pus
Algoritmy klasifikace paketu
Úloha klasifikace paketu je netriviální z teoretického i praktického hlediska. V teoretické oblasti byly dokázány hranice prostorové a casové slozitosti pro vyhledávání rozsahu ve vícedimenzionálních prostorech. V praktické oblasti se potýkáme s nutností klasifikovat kazdý paket v case nekolika nanosekund, a zároven ukládat tisíce pravidel do prijatelne drahé pameti. Ze stávajících algoritmu bude zamerena pozornost na algoritmy zalozené na kartézském soucinu polí, a budou strucne prezentovány jejich známé optimalizace. V záveru budou uvedeny predpoklady pro dalsí zdokonalování techto algoritmu.
Ing. Martin Zádník
Flow Cache Victim Policy
Tracking a state of network flows is fundamental for a wide range of network operations such as security analysis, traffic engineering, anomaly detection and bandwidth provisioning. On a high-speed backbone link, the intensity of traffic and the number of flows is so high that either packets must be dropped prior to being accounted or a focus is given only on particular flows. The presentation describes the second alternative, focusing on so called heavy-hitters, i.e., flows that account for a large share of the traffic. The goal is to keep state of a heavy-hitter flow since its very beginning which differentiate it from other methods based on observe-and-follow scheme (inherently loosing first few packets of each flow). The method is based on a system of N-way set-associative cache in which flow states in each line are maintained by a victim policy. The
right victim policy is the key parameter responsible for expiration of small flows and preserving heavy-hitters. Genetic algorithm is applied to evolve novel victim policy performing better than for example LRU.
Semináre v zimním semestru 2009/2010
11.12.2009
Ing. Milos Ohlídal, Ph.D., ANF DATA
Parkovací automaty
V prezentaci budou posluchaci seznámeni s problematikou resenou ve firemním projektu "Parkovací automaty". Dále bude prezentace zamerena na metody vedení projektu, plánování na komunikace se zákazníkem. (Pozn. Milos Ohlídal je absolventem doktorského studia na FIT.)
27.11.2009 - mimorádne v A112
RNDr. Ivan Fialík, Fakulta informaiky, MU v Brne:
Pseudotelepatické hry
Kvantové zpracování informace studuje moznosti informatického uplatnení
zvlástních zákonitostí a jevu kvantového sveta. Zejména se snazí identifikovat
oblasti, v nichz tyto zákonitosti a jevy mohou být vyuzity k dosazení výsledku
presahujících moznosti klasického zpracování informace. Umoznuje napríklad
redukovat mnozství komunikace potrebné k resení nekterých distribuovaných
problému. O pseudotelepatii hovoríme v prípade, ze kvantové zpracování
informace je schopno zcela eliminovat potrebu komunikace. V první cásti prednásky budeme ve strucnosti prezentovat základní pojmy a principy kvantového zpracování informace. Dále uvedeme obecnou definici pseudotelepatické hry a tuto definici budeme ilustrovat na dvou príkladech. Záver prednásky bude venován prehledu nekolika dulezitých problému teorie pseudotelepatických her.
6.11.2009 - mimorádne v D207
Ing. Jan Prach, Sun Microsystems:
Vyuzití GPU pro obecné výpocty
slidy (21 MB)
Prednáska se zamerí na GPU z hlediska programování obecných aplikací. Podíváme se na architekturu GPU. Od té se dostaneme k úlohám, pro které ji lze efektivne vyuzít a pro které naopak není vhodná. Seznámíme se se základy OpenCL - momentálne asi nejlepsího zpusobu programování GPU. Poslední cást bude venována aspektum kritickým pro výkon GPU (stejne jako moderních CPU) - zejména jde o skoky a práci s pametí. Prednáska se sice zamerí na GPU, nicméne drtivá vetsina prednásky je relevantní i pro moderní CPU. V blízké budoucnosti se navíc pocítá s integrací grafických jader do procesoru, takze je pro kazdého programátora
uzitecné se s problematikou seznámit.
CV: Jan Prach vystudoval FEL CVUT. Vyvíjel enterprise Java aplikace a pracoval
na pocítacovém videní ve Svýcarsku. Nyní pracuje ve firme Sun v Praze na vývoji technologií kolem Javy. O GPGPU se zajímá uz od dob prvních programovatelných GPU. Na FEL CVUT obhájil diplomovou práci na téma "Akcelerace algoritmu pocítacového videní na GPU".
30.10.2009
Doktorandi 1. rocníku: J. Krivánek, M. Demín
23.10.2009
Ing. Karel Slaný
Automatická predikce mezinárodního trhu zalozená na genetickém programování
Obsahem prezentace je príspevek, který byl prezentován na konferenci ICAIS 2009 (http://icais09.uni-klu.ac.at/). Bude popsán systém pro automatickou "predikci" chování mezinárodního trhu. Systém vyuzívá evoluci v reálném case.
Ing. Václav Simek, Ing. Zdenek Vasícek
ARTIST Summer School in Europe 2009
V prezentaci bude podána informace o letní skole ARTIST Summer School in Europe 2009, která se zabývala problematikou vestavených systému.
9.10.2009
Doktorandi 1. rocníku: P. Korcek, P. Bartos, P. Polóni
2.10.2009
Doktorandi 1. rocníku: P. Kastovský, P. Pospíchal, M. Kajan
25.9.2009
Peter Tummeltshammer, Vienna University of Technology:
Analysis of Common Cause Faults in Dual Core Architectures
Duplication and comparison has proven to be an efficient method for error
detection using increased redundancy. Based on this generic principle dual core
processor architectures with output comparison are being proposed for safety
critical applications. Placing two instances of the same (arbitrary) processor
on one die yields a very cost efficient "single chip" implementation of this
principle. At the same time, however, the physical coupling of the two replica
creates the potential for certain types of faults to affect both cores in the
same way, such that the mutual checking will fail. This class of devastating
coupling results is called common cause failures (CCFs), which constitutes a
major part when calculating a redundant system's probability of failure. The key question here is how this type of coverage leakage relates to other
imperfections of the duplication and comparison approach that would also be
found using two cores on separate dies (such as coupling over a common power
supply or clock). This thesis is concerned with the above question and analyzes several of the relevant physical coupling mechanisms and elaborate a model to decompose the genesis of a common cause fault into several steps. We present an experimental study showing that a very tight local and temporal coincidence of the fault effect in both replica is a crucial prerequisite for a common cause fault. Based on this quantitative input we can conclude from our decomposition model that the risk of common cause faults is low for physical coupling mechanisms with relatively slow propagation speed, such as thermal and mechanical effects.
Semináre v letním semestru 2008/2009
15.5.2009
Rubén Salvador, Universidad Politécnica de Madrid:
Evolutionary optimization of wavelet transforms for image compression
Wavelet transforms, unlike traditional Fourier-based transforms, are able to
provide a time-frequency representation of a signal. Therefore, a
representation of a signal that shows its details and trends as a function of
time is obtained. They have been proved useful in a wide range of
applications like data compression, signal de-noising, pattern recognition...
Finding a good wavelet function for a particular type of data is the real
issue in the use of wavelet transforms. The computation of the transform is
done, from a general point of view, as a series of filtering stages over the
original signal. Calculation and tuning of the coefficients of these filters
is, therefore, the crucial point in the wavelet transform design. For this
reason, an evolutionary optimization of these coefficients is a possibility
that deserves to be investigated. This approach to wavelet design has just
been recently tackled by some research groups.
This presentation will show the work done in the evolution of wavelets by
means of evolutionary strategies for the compression of specific types of
images.
24.4.2009
doc. Ing. Hana Kubátová, CSc., Ing. Petr Fiser, Ph.D., Ing. Jan Schmidt, Ph.D., Ing. Radek Dobiás:
Diagnostika, spolehlivost a testování císlicových pocítacu na katedre
pocítacu
FEL CVUT
V prezentaci bude predstaven aktuální výzkum skupiny VLSI FEL CVUT v
oblastech diagnostiky, testování a spolehlivosti císlicových obvodu.
Eduard aneb lidová tvorivost v EDA
Pro zobrazení Booleovské funkce v EDA se pouzívá mnoho formalismu, jejichz vzájemný prevod mívá exponenciální slozitost, navíc nejsou kanonické a proto nejsou prevoditelné beze ztráty informace. Bezné univerzitní systémy (SIS, ABC, Espresso) pouzívají vzdy jediný formalismus, který je vázán na formulaci jejich algoritmu. Jádrem experimentálního systému Eduard je datová struktura, která dovoluje hybridní popis (libovolného) logického obvodu strukturou a chováním. Systém je neutrální vuci formalismum a v tomto smeru rozlisitelný. Je bezeztrátový vuci importovaným datum. Podporuje skriptování (Tcl/Tk) a GUI na bázi Tk. Nad základní strukturou operuje dotazovací vrstva (ve vývoji) a dále importní a exportní procesy. Systém byl zatím pouzit pro nekolik studentských prací.
Nachytali jsme na svestkách vetsinu syntézních nástroju (a víme, cím to je)
Umíme generovat pomerne velkou trídu príkladu pro logickou syntézu, u nichz je známa horní mez velikosti implementace. Obvody vznikají slozením libovolného obvodu originálního (napr. benchmarku) a paritního stromu na výstupu, s následným prevodem celého obvodu do dvojúrovnové reprezentace. Nekteré z techto obvodu jsou pro vetsinu nástroju velmi obtízné _ výsledek je az dvacetkrát horsí, nez horní mez. V tom jsou podobné príkladum, které publikovali Cong a Minkovich. Zjistili jsme, ze v prípade paritních príkladu je problém v neschopnosti nástroju provést obecnou bidekompozici bud vubec, nebo vzhledem k operátorum XOR. V prípade príkladu Conga a Minkoviche je na vine neschopnost zanedbat (nevhodnou) strukturu vstupního popisu. Na základe toho formulujeme pozadavky na reprezentaci obvodu a schopnosti nástroje, který by byl prost takových nepríjemných prekvapení.
Spolehlivost a bezpecnost zeleznicních zabezpecovacích zarízení
Praktické vyuzití teoretických metod pro zvysování a rízeni
spolehlivostních ukazatelu pri návrhu systému s programovatelným
hardwarem (FPGA). Pouzití redundance na ruzných úrovních (zdvojení,
ztrojeni - TMR, dual TMR). Vse dokumentováno na Markovských modelech pro
obnovované systémy vytvorených na základe systému jiz pouzívaných v
praktickém nazazení na ceských zeleznicích Správou zeleznicní dopravní
cesty (SZDC).
27.3.2009 - mimorádne v D207 od 14 hod.
Dr. Julian Miller, University of York
In search of learning genes: evolving developmental neural programs capable of learning
In the brain, neurons are extremely complex cells whose morphology grows and changes in response to the external environment. However, it has been evident for a long time that Artificial Neural Networks have learning abilities that are insignificant compared with some of the simplest biological brains. Why?
We argue that we understand enough neuroscience to create much more sophisticated models and we have now have the
computational power to implement them. We have created a model of a neuron that requires seven programs. The neural network that occurs by running these programs has a highly dynamic morphology in which neurons grow, and die, and neurite branches together with synaptic connections form and change. We use a form of evolutionary computation called genetic programming to obtain programs that build learning networks. We have evaluated the capability of these networks on two classic problems in Artificial Intelligence: Wumpus world and the game of draughts (checkers).
20.3.2009
Ing. Martin Zádník
Organizing Network Traffic in Cambridge with FPGA
Prezentace bude zamerena na nekteré zajímavosti z trímesícní stáze
v Computer Labs, University of Cambridge. Predevsím se zamerí na krátké
seznámení s platformou NetFPGA a naváze popisem dvou projektu, na kterých
jsem v rámci pobytu pracoval. Do detailu bude rozebrán projekt venující se
identifikaci aplikací v sítovém provozu, který vyuzívá nekterých vlastností
sítového provozu pro hybridní implementaci "Organizéru aplikacního provozu".
Ten je zalozen na spolupráci pocítace a NetFPGA. Systém dovoluje velmi
presne identifikovat a následne organizovat provoz s minimálním zpozdením na
gigabitových rychlostech.
13.3.2009
Ing. Martin Rozkovec, TU Liberec
Prostredky cástecné dynamické rekonfigurace v FPGA
V prezentaci budou predstaveny prostredky a nástroje pro cástecnou dynamickou rekonfiguraci.V první cásti budou popsány základní hardwarové a softwarové pozadavky rekonfigurace. Druhá cást se bude detailne zabývat postupem vytvárení rekonfigurovatelného designu. Záverecná cást se bude venovat podpore cástecné rekonfigurace ze strany dodavatelu FPGA.
6.3.2009
Prezentace tezí SDZ:
L. Zaloudek: Sebeopravující se masivne paralelní výpocetní systémy
M. Zádník: Modelování a optimalizace monitorování sítových toku
P. Mikusek: Dekompozicní techniky pro aplikacne specifické systémy
20.2.2009
As a PhD student doing a short stay at the Department of Computer Systems @ FIT, the main objective of this presentation is give an overview of "who am I". Therefore, I will briefly talk about my home institution in Spain, Universidad Politécnica de Madrid, the Faculty I am actually enrolled at and the department/group where I do my research, Industrial Electronics Centre. After that, I will follow with a quick flashback of some projects I have developed in the past to finish with my current research interests and master lines of my PhD thesis.
13.2.2009
Ing. Jan Kastil
Vyhledávání regulárních výrazu ve vysokorychlostním sítovém provozu
Prezentace se zameruje na tématiku vyhledávání regulárních výrazu ve vysokorychlostním sítovém provozu. V první cásti prezentace budou
diskutovány ruzné prístupy k pojmu regulární výraz pouzívané v oblasti
vyhledávání vzoru. Poté budou strucne zmíneny problémy související s
vysokými propustnostmi, kterých musí vyhledávací jednotky dosahovat, a
následne budou shrnuty základní principy, které se vyuzívají ve
State-of-the-art implementacích vyhledávacích jednotek.
Ing. Viktor Pus
Metody pro optimalizaci algoritmu klasifikace paketu
Prednáska pojednává o skupine algoritmu klasifikace paketu
zalozených na kartézském soucinu. Tyto algoritmy dosahují velmi velké
paketové rychlosti, jejich nevýhodou je ale velká pametová nárocnost, která
je v nejhorsím prípade exponenciální. Nová metoda pro snízení velikosti
potrebné pameti pracuje na principu generalizacních pravidel. Na základe
techto pravidel dochází ke zobecnování dílcích výsledku klasifikace pri
zachování informace potrebné ke správné klasifikaci paketu. Výsledky ukazují
na výraznou úsporu pameti v nekterých prípadech.
30.1.2009 od 13 hodin
Ing. Karel Slaný
Pouzití algoritmu ALPS v CGP pro evoluci obrazových filtru
V prezentaci bude popsán Age-Layered Population Structure (ALPS) algoritmus, který je primárne navrzen k udrzování diverzity v genetickém programování. Pro pouzití s kartézským genetickým programováním (CGP) byl tento algoritmus upraven a overen v úloze návrhu obrazových filtru. Výkonnost tohoto algoritmu byla porovnána se standardním algoritmem pouzívaným v CGP.
Ing. Zbysek Gajda
Optimalizace polymorfních obvodu
Výklad bude zameren jak na návrh polymorfních obvodu se dvema funkcemi, tak predevsím na jejich následnou optimalizací s ohledem na pocet logických clenu obvodu. Bude ukázáno, ze zpusob, jakým je obvod navrzen, se významne odrází na výsledné optimalizaci.
23.1.2009 od 13 hodin
Ing. Michal Bidlo, Ing. Zdenek Vasícek
Ze stáze na UIO (University of Oslo)
Výklad bude zameren na nekteré zajímavosti a zkusenosti z dvoutýdenní stáze na Department of Informatics, University of Oslo a na cinnosti, které byly v prubehu pobytu vykonávány. Probehne seznámení s experimenty evolucního návrhu obvodu pomocí celulárních automatu (CA) se zavedením nekterých dodatecných rozsírení, zejména parametru L-back známého z kartézského genetického programování (CGP) a moznosti volby poctu bunek CA nezávisle na velikosti cílového obvodu. Dále bude zmínen jeden z prístupu k evolucnímu návrhu obrazových filtru a výsledky, kterých bylo tímto dosazeno. V záveru bude uveden plán spolupráce obou institucí.
20.1.2009 od 10 hodin
Prof. Jim Torresen (University of Oslo)
Evolutionary Computing Applied to Hardware and Robotics
Evolutionary Computing is search algorithms based on the mechanisms of natural evolution and survival of the fittest. It can be applied to problem solving in general as well as more specifically to the design of hardware. We have been evolving hardware for a set of different applications including signal and image classification tasks. Examples of our work on this will be included in the talk. However, the talk will start with an introduction to our Department of Informatics followed by an introduction to the different projects at our Robotics and Intelligent Systems research group including applying evolutionary computing in robotics.
Jim Torresen received his M.Sc. and Dr.ing. (Ph.D) degrees in computer architecture and design from the Norwegian University of Science and Technology, University of Trondheim in 1991 and 1996, respectively. He has been employed as a senior hardware designer at NERA Telecommunications (1996-1998) and at Navia Aviation (1998-1999). Since 1999, he has been a professor at the Department of Informatics at the University of Oslo (associate professor 1999-2005). Jim Torresen has been a visiting researcher at Kyoto University, Japan for one year (1993-1994) and four months at Electrotechnical laboratory, Tsukuba, Japan (1997 and 2000).
His research interests at the moment include reconfigurable hardware, evolvable hardware, system-on-chip design and applying this to complex real-world applications. Several novel methods have been proposed. He has published a number of scientific papers in international journals, books and conference proceedings. He is in the program committee of more than ten different international conferences as well as a regular reviewer of a number of international journals (mainly published by IEEE and IET). He also acts as an evaluator for proposals in EU FP7.
Semináre v zimním semestru 2008/2009
5.12.2008
Ing. Václav Simek
Towards Accelerated Computation of Atmospheric Equations using CUDA
Main objective of this presentation is to outline the possible ways how to achieve a substantial acceleration in case of advection-diffusion equation (A-DE) calculation, which is commonly used for a description of the pollutant behavior in atmosphere. A-DE is a kind of partial differential equation (PDE) and in general case it is usually solved by numerical integration due to its high complexity. These types of calculations are time consuming thus the main idea here is to adopt CUDA platform and commodity GPU card to do the calculations in a faster way. The solution is based on Runge-Kutta method to handle the integration. As a matter of fact, the selected approach involves number of auxiliary variables and thus the memory management is critical in
order to achieve desired performance. Several variants of the solution have been implemented where each one use a different memory access scheme. Detailed evaluation is provided where the obtained results show a tremendous processing speed up in comparison to CPU.
28.11.2008
Ing. Miroslav Skrbek, Ph.D. (FEL CVUT)
Hardwarová akcelerace výpoctu v oblasti výpocetní inteligence
Vyuzití umelé inteligence a prírodou inspirovaných algoritmu v aplikacích, a to zvláste tech, kde hraje roli zpracování dat v reálném case, se casto neobejde bez hardwarové akcelerace. Typickou oblastí je zpracování multimediálních dat v reálném case. Soucasný rozvoj technologií pro výrobu cipu poskytuje siroké spektrum platforem, a to jak zákaznické obvody ASIC (Application-Specific-Integrated-Circuit) a obvody FPGA (Field-Programable-Gate-Array), tak i radu dnes dostupných specializovaných architektur jako jsou instrukcní sady SIMD (SSE), vícejádrové symetrické nebo heterogenní procesory. Prednáska se zameruje na vyuzití lineárne aproximovaných funkcí pro implementaci perceptronu a RBF neuronu na obvodech FPGA. Dále pak seznamuje s architekturou procesoru Cell a jejím vyuzitím pro paralelní výpocty. Predstavuje opensource balík CIVToolkit, který je vyvíjen jako knihovna algoritmu pro procesory Cell. Záver prednásky je venován vyuzití moderních grafických akcelerátoru pro negrafické výpocty v oblasti výpocetní inteligence.
21.11.2008
Ing. Josef Strnadel, Ph.D.
TASTE (Testability Analysis SuiTE): knihovna C++ funkcí souvisejících s analýzou testovatelnosti datových cest císlicových obvodu
Testovatelnost patrí k nejdulezitejsím faktorum, které jsou zákazníkem vyzadovány spolu se spolehlivostí, rychlostí, spotrebou, cenou atd. Odhad testovatelnosti silne závisí na presnosti informace, z níz vychází metody tzv. analýzy testovatelnosti. Na seminári budou predstaveny následující výsledky predchozího výzkumu v oblasti analýzy testovatelnosti datových cest císlicových obvodu: princip navrzeného algoritmu analýzy testovatelnosti, struktura knihoven pouzitých k uchování potrebné informace vycházející z tzv. transparentních modelu, knihovna TASTE a príklad aplikace zalozené na vyuzití funkcí této knihovny.
31.10.2008
Ing. Petr Mikusek
Realizace arbitru pomocí LUT kaskád
V prezentaci bude predstaven nový algoritmus iterativní dekompozice pro
vícevýstupové Booleovké funkce s vestavenou heuristikou pro usporádání
promenných. Algoritmus vytvárí kaskádu náhledových tabulek (look-up table, LUT)
a soucasne suboptimální vícekoncový binární rozhodovací diagram (Multi-Terminal
Binary Decision Diagram, MTBDD). Prístup je ilustrován na praktických
príkladech trech typu arbitru.
V druhé cásti semináre bude predstaveno nové grafické uzivatelské rozhraní pro FITkit - skriptovatelný terminál QDevKit (Ing. Vasícek).
24.10.2008
Ing. Jirí Jaros
Evolutionary Design of Fault Tolerant Collective Communications
Scheduling of collective communications (CC) in interconnection networks possibly containing faulty links has been done with the use of the evolutionary techniques. Inter-node communication patterns scheduled in the minimum number of time slots have been obtained. The results show that evolutionary techniques often lead to ultimate scheduling of CC that reaches theoretical bounds on the number of steps. Analysis of fault tolerance by the same techniques revealed graceful CC performance degradation for a single link or node fault. Once the faulty region is located, CC can be re-scheduled during a recovery period.
Ing. Jirí Tobola
Akademická vs komercní sféra aneb zkusenosti spin-offu VUT a MU
Prezentace do znacné míry odlehcuje typická vedecká témata semináru a zabývá se srovnáním komercního a akademického sveta v oblasti sítí, monitoringu sítí a hardwarove akcelerovaných zarízení. Nekdy az vtipné ale na druhou stranu z duvodu zpetné vazby pro výzkum velmi cenné zkusenosti jsou v záveru doplneny námety na moznou blizsí spolupráci obou sfér.
17.10.2008
Ing. Viktor Pus
Algoritmy pro klasifikaci paketu
Klasifikace paketu je proces, který kazdému paketu priradí jedno odpovídající pravidlo z predem zadané mnoziny pravidel, usporádané podle priority. Takovou operaci je nutné provádet v mnoha sítových zarízeních, typickým príkladem je firewall - paketový filtr. Opodstatneným pozadavkem správcu sítí je potom deterministické chování systému, zejména konstantní propustnost. Takovou vlastnost dnes mají pouze zarízení vyuzívající TCAM k ulození pravidel. Nevýhody TCAM (vysová cena, spotreba) odstranují algoritmické prístupy k resení problému, které vsak nedosahují konstantní propustnosti. V diplomové práci jsem navrhnul nový algoritmus klasifikace paketu, který pro kazdý paket pristoupí práve dvakrát do externí pameti, nezávisle na poctu a slozitosti pravidel, i na typu paketu. V doktorském studiu se chci zamerit predevsím na snízení pametové nárocnosti algoritmu. Ackoliv pametová slozitost je v nejhorsím prípade exponenciální, zdá se ze pro bezné mnoziny pravidel lze provést nekolik triku pro významné usetrení pameti.
Ing. Jan Kastil
Rychlé vyhledávání regulárních výrazu
V prezentaci budou predstaveny výsledky diplomové práce na téma rychlé vyhledávání regulárních výrazu v technologii FPGA. Pro vyhledávání je pouzito deterministických konecných automatu. Vysoké rychlosti je dosazeno pomocí transformace vstupní abecedy, coz umoznuje akceptování více vstupních znaku v jediném kroku automatu. Výsledný automat má obrovskou, ale rídce zaplnenou tabulku prechodu. Práce diskutuje algoritmy perfektního hashování, které umoznují vyhledávat v tabulce prechodu v konstantním case. Na záver budou diskutovány dalsí mozné smery výzkumu, který bude prováden v rámci disertacní práce.
Ing. Petr Kobierský
Hardwarová akcelerace identifikace protokolu, parsování sítových protokolu a extrakce polozek z hlavicek
V prezentaci jsou diskutovány nynejsí zpusoby identifikace aplikacních protokolu uprostred sítové infrastruktury a jejich problémy. Dále bude predstaven model identifikace aplikacních protokolu a výsledky simulací navrzeného modelu. V záveru prezentace bude predstavena navrzená architektura sondy pro identifikaci aplikacních protokolu a dosazené výsledky. Bude prezentována problematika extrakce polozek z hlavicek sítových protokolu s ohledem na vyuzití v ruzných sítových aplikacích. Bude predstaven prototyp extrakcní jednotky a také budou diskutovány optimalizace a dalsí smery vývoje v této oblasti.
Semináre v letním semestru 2007/2008
28.5.2008
Ing. Martin Straka
Aplikace hlídacích obvodu v architekturách odolných proti
poruchám
V prezentaci jsou predstaveny základní myslenky a experimenty s aplikací hlídacích obvodu do architektur respektujících odolnost proti poruchám. Je nastínená predpokládaná metodika pro generování ruzných posloupností FT architektur s ruznou úrovní zabezpecení a jejich implementace do obvodu FPGA. Diskutovány jsou také prvotní výsledky experimentu z této metodiky. V záveru prezentace bude nastínen smer dalsích dílcích kroku pri resení navrhované metodiky.
Ing. Václav Simek a Ing. Karel Slaný
Applications of NVIDIA CUDA
Modern GPUs with their huge computing capacity and massive
parallel architecture are beginning to be used in various fields of
computer science as an acceleration unit for scientififc computation. In
this presentation a brief description of the NVIDIA CUDA computing system
will be given. Two applications illustrating the possibilities of this
framework will be discussed - execution speed-up of Matlab-based methods
useful for image compression and Cartesian Genetic Programming (CGP)
paradigm acceleration.
16.5.2008
Ram Rakesh Asn (Indian Institute of Information Technology Allahabad)
The "Incredible India" & Acceleration of Matlab with CUDA
The presentation will be comprising of two parts: (1) The general aspects of Indian life, culture, education system and prominent places to visit. (2) The sceintific aspects of how the Matlab Inbuilt fucntions could be potentitally accelerated with CUDA (Compute Unified Device Architecture) primarly focussing on the functions related to wavelet image compression.
25.4.2008
Ing. Petr Posík, Ph.D. (FEL CVUT v Praze)
Trendy v numerické optimalizaci
Na seminári bude uveden prehled metod pro optimalizaci funkcí reálných parametru. Soustredíme se na metody prímého prohledávání, tedy na situaci, kdy o optimalizované funkci nic nevíme (napr. neznáme derivace). Od strucného prehledu klasických metod se pres evolucní strategie dostaneme k algoritmum typu EDA a k algoritmu CMA-ES, který je v soucasné dobe povazován
za spicku v této oblasti. Cinnost nekterých algoritmu bude demonstrována graficky.
11.4.2008
Doc. Lukás Sekanina a Dr. Richard Ruzicka
Fyzická realizace polymorfního hradla NAND/NOR a jeho aplikace
Na seminári bude predstaveno polymorfní hradlo NAND/NOR rízené napájecím napetím, které bylo realizováno technologií AMIS 0,7 mikronu v rámci projektu Metody návrhu polymorfních císlicových obvodu (GACR 102/06/0599). Dále bude uveden prototyp samocinne testovatelné scítacky, která toto hradlo vyuzívá. Na záver budou diskutovány dalsí potenciální aplikace polymorfních hradel.
4.4.2008
Ing. Jirí Tobola
Metodika tvorby vysokorychlostních a bezpecných sítových aplikací
Zatímco pri vývoji softwarových aplikací se relativne dávno preslo od jazyka strojových instrukcí k objektove orientovaným prístupum, pri vývoji programovatelného hardware se stále nejvíce vyuzívají jazyky VHDL a Verilog z 80.let minulého století. Cílem mé dizertacní práce je proto vytvorit metodiku pro rychlou tvorbu sítových aplikací s vyuzitím komponentového programování a dále metodiku pro automatické zabezpecení systému na ruzných úrovních s cílem dosáhnout vyssí bezpecnosti a odolnosti proti poruchám. V rámci prezentace budou predstaveny teoretická východiska, doposud navrzené metody a smery dalsího vývoje mé dizertacní práce.
Ing. Zdenek Vasícek
Evolucní návrh násobicek s konstantními koeficienty
V prezentaci budou predstaveny výsledky evolucního návrhu násobicek, které produkují soucin vstupní hodnoty x s nekolika predem definovanými konstantními koeficienty. Techto koeficientu muze být i nekolik desítek. Takové násobicky je výhodné pouzít pri obvodové implementaci císlicových filtru. Navrzená metoda je v urcitých prípadech schopna vylepsit nejlepsí známá resení.
14.3.2008
Ing. Ludek Zaloudek
Sebereplikace v celulárních automatech od Von Neumanna po Sayamu
Celulární automat (CA) se jeví jako slibný výpocetní model pro budoucí masivne paralelní výpocetní systémy. Dulezitými predpoklady pro vznik takových systému jsou rychlá konfigurace a odolnost proti poruchám. Sebereplikace by mohla být resením techto pozadavku. Prezentace bude obsahovat prehled soucasných technik sebereplikace a zmíneny budou i nekteré fyzické platformy implementující CA, jako napr. Embryonics ci Cell Matrix.
Ing. Jan Winter
Získání praktických zkuseností s jazykem PSL
Náplní této prezentace bude predstavit jazyk PSL z hlediska jeho praktického vyuzití. Dále bych chtel ukázat výhody a problémy, které se mohou vyskytnout pri návrhu obvodu s pouzitím jazyka PSL v simulacním programu MODELSIM. V dalsí cásti predstavím vyuzití softwaru FoCs od firmy IBM.
7.3.2008
Ing. Petr Mikusek
Analýza rekonfigurovatelných logických bloku pro evolucní návrh digitálních obvodu
V rámci prezentace budou predstaveny tri malé instance rekonfigurovatelných obvodu a budou analyzovány jejich vlastnosti pomocí hrubé síly a evolucního algoritmu. Ackoli jsou navrzené obvody velmi podobné, vykazují znacné rozdíly zejména v poctu mozných unikátních implementovatelných logických funkcí, citlivosti funkce na inverzi bitu v konfiguracním retezci a prumerném poctu generací evolucního algoritmu potrebných k nalezení zádané funkce. Pokud se nám podarí identifikovat citlivé bity rekonfigurovatelného obvodu, muzeme tuto znalost zahrnout do evolucního algoritmu.
Ing. Martin Zádník
Virtualizace pocítace z pohledu sítových operací
Prezentace v úvodu popisuje virtualizaci pocítace zejména z hlediska
vstupne/výstupních sítových operací. Dále jsou zmíneny problémy spojené
s virtualizací a je navrzeno jejich resení.
22.2.2008
Ing. Zbysek Gajda
Metodika návrhu polymorfních obvodu
V rámci prezentace bude predstavena metodika návrhu polymorfních obvodu. Bude prezentována konstrukce binárních rozhodovacích diagramu, zpusoby
redukce diagramu a následne jejich syntéza do polymorfního obvodu. V záveru prezentace budou uvedeny výsledky provedených experimentu na vybraných obvodech.
8.2.2008
Ing. Jirí Jaros
Evolucní návrh skupinových komunikacních vzoru a paralelizace evolucního algoritmu BMDA
Tento seminár se bude zabývat dvema oddelenými tématy. Nejprve
bych rád predstavil nové metody a dosazené výsledky v oblasti optimalizace
skupinových komunikacních vzoru, které vedly k výraznému urychlení samotného
procesu optimalizace. Díky temto akceleracním heuristikám byla rovnez
nalezena nová teoretická dolní mez casové slozitosti, jenz najde své
uplatnení predevsím u speciálních propojovacích sítí.
Druhou cást semináre se budu zabývat paralelizací pokrocilého evolucního
algoritmu BMDA. Nove navrzená technika vyuzívá metody prenosu a kombinace
dílcích pravdepodobnostních modelu za úcelem akcelerace optimalizace pri
zachování vysoké efektivity daného algoritmu.
25.1.2008
Ing. Jaroslav Skarvada
Optimalizace testu císlicových obvodu pro nízký príkon (Digital circuits test optimization for low power consumption)
Pri návrhu moderních císlicových obvodu se cím dál casteji dostává do popredí pozadavek na nízký príkon návrhu pri zachování jeho dobré testovatelnosti. Pri pouzití bezne dostupných DfT nástroju lze sice dosáhnout pomerne dobré testovatelnosti, nicméne príkon behem aplikace takto vygenerovaných testu je casto vyssí ve srovnání s príkonem v bezném funkcním rezimu. V príspevku bude predstavena metoda pro optimalizaci testu generovaných profesionálním nástrojem pro nízký príkon. Dalsí cást príspevku bude venována optimalizaci testu pro nízký príkon s vyuzitím transparentních datových cest (I-cest).
Ing. Tomás Herrman
Formální model testovatelných bloku a implementacní úskalí (A formal model of testable blocks and its implementation difficulties)
Seminár se bude zabývat poslední verzí formálního modelu testovatelných bloku (TB). Dále pak predstavím problémy, které nastávají pri pouzití metodiky rozdelení obvodu na TB a jejich resení.
Semináre v zimním semestru 2007/2008
14.12.2007
Ing. Lukás Starecek
Selektivní zmena hradel pro optimalizaci testu obvodu
V prezentaci bude predstavena metoda pro optimalizaci testu obvodu, která vychází ze zmeny funkce vnitrních prvku obvodu pred zapocetím testu. Taková zmena za jistých predpokladu muze vést ke zlepsení parametru testu obvodu jako napr. ke snízení potrebného poctu testovacích vektoru nebo zlepsení pokrytí poruch. Bude predstavena deterministická metoda nacházení mozných zmen funkce vnitrních prvku obvodu a výsledky této metody nad benchmarkovou sadou ISCAS85. Na záver budou diskutovány moznosti provádení zmen funkce vnitrních prvku v reálných obvodech.
Ing. Zdenek Vasícek
Hardwarová akcelerace kartézského genetického programování (Hardware Acceleration of Cartesian Genetic Programming)
V poslední dobe se stále casteji vyuzívá v oblasti evolucního návrhu
tzv. kartézské genetické programování (CGP), které bylo puvodne vytvoreno pro návrh kombinacních obvodu. CGP pouzívá pomerne specifický zpusob reprezentace a kódování kandidátního resení. Narozdíl od genetického programování vyuzívajícího n-ární strom, je reprezentace CGP mnohem blizsí resenému problému.
Dalsí výhodou je nemenný pocet uzlu, který mj. umoznuje efektivní hardwarovou realizaci. Známými problémy evolucního návrhu jsou vsak pomerne spatná skálovatelnost a znacná doba potrebná k nalezení pozadovaného resení, která navíc exponenciálne závisí na poctu vstupu (v prípade evolucního návrhu komb.
obvodu). Tento problém lze cástecne prekonat nasazením vyssího výpocetního výkonu a paralelizací výpoctu. Jinou mozností je vyuzít hardwarový akcelerátor, který umoznuje výrazné zkrácení doby nutné k nalezení pozadovaného resení. Prezentace je rozdelena na tri cásti. Cílem první cásti je predstavit moznosti akcelerace CGP a dosazené výsledky. Výsledky budou demonstrovány na úloze evolucního návrhu kombinacních obvodu. Druhá cást bude zamerena na moznosti optimalizace poctu pouzitých hradel. Na záver bude predstavena hardwarová platforma vyuzívající FPGA Virtex II Pro. Tato platforma umoznuje resit radu problému -- napr. regresi v oblasti celých císel, evolucní návrh kombinacních obvodu, evolucní návrh radicích sítí, evolucní návrh násobicek vyuzívajících pouze scítání a posuvy apod.
7.12.2007
Ing. Zbysek Gajda, Ing. Ludek Zaloudek a Ing. Zdenek Vasícek
Ohlédnutí za kurzem základu vedecké práce
Ve dnech 12.11. az 16.11. probíhal pod zástitou Akademie ved CR kurz základu
vedecké práce. V rámci tohoto kurzu probehlo více nez 15 prednásek. Seminár úcastníkum priblízí poslání kurzu a pokud mozno i nápln jednotlivých prednásek.
30.11.2007
Ing. Martin Straka
Návrh hlídacích obvodu s vyuzitím jazyka PSL (Checker design using PSL language)
V prezentaci jsou predstaveny základy jazyka PSL (Property Specification
Language) a zpusob vytvárení hlídacích obvodu pomocí tohoto jazyka. Soucástí
prezentace je také predstavení nástroje FoCs firmy IBM pro preklad
vlastností hlídacích obvodu popsaných v PSL do VHDL, Verilogu nebo C++. V
záveru je demonstrován príklad hlídacího obvodu pro protokol LocalLink firmy
XILINX získaného jako VHDL komponenta z popisu specifikace protokolu v
jazyce PSL.
Ing. Václav Simek
Techniky vícerozmerného zpracování obrazu (Multidimensional image processing techniques)
The contents of this presentation is primarily focused on multidimensional image processing techniques and their applications. At first selected contemporary methods will be briefly discussed. However, an adequate representation of geometric features within an image or exploitation of multidimensional information dependency is desirable. In this context main attention will be given to extension of wavelet methods and deployment of multidimensional filter banks. The conclusion suggests possibilities for hardware acceleration and contains also preliminary experiments.
23.11.2007
Ing. Jirí Tobola
NetCOPE
V prezentaci je predstavena platforma NetCOPE pro rychlý vývoj (nejen)
sítových aplikací nad technologií FPGA. Platforma zahrnuje protokol
pro prenos dat ve forme rámcu, vstupní a výstupní sítové bloky,
vysokorychlostní propojení se softwarovou vrstvou a sadu jednotek pro
analýzu a zpracování sítového provozu. Mimo klícových bloku platformy
NetCOPE budou predstaveny ukázkové aplikace nad touto platformou, bude
uvedeno srovnání s platformou NetFPGA a budou uvedeny smery dalsího
vývoje.
Ing. Ján Kubek
Heuristic approach to FSM localization in IP cores
The presentation will cover the area of finite state machine (FSM) localization in intellectual property (IP) softcores. A set of behavioral notation softcores with FSM, called controllers, was analyzed by currently developed 3PE heuristic method and the results of these experiments will be presented.
16.11.2007 - mimorádne v posluchárne D0207
Mgr. Cyril Brom (KSVI MFF UK Praha):
Rízení postav v akcních a RPG hrách s velikými svety
Mezi klasické techniky pouzívané pro rízení postav v akcních a RPG hrách patrí konecné automaty, pravidlové systémy a architektura BDI - obecne techniky reaktivního plánování. Problém nastává v okamziku, kdy chceme simulovat veliký svet, ve kterém se navíc odehrává nejaký príbeh. Zaprvé jsme limitováni omezenými výpocetními zdroji - nelze simulovat celý svet detailne. Zadruhé potrebujeme zvlást representovat osnovu príbehu, který se muze rozvíjet na nekolika místech zároven (svet je veliký) - tuto osnovu totiz nelze "schovat" do reaktivních plánu postav. První cást prednásky podává úvod do problematiky level of detail AI, tedy techniky na automatické zjednodusování simulace, která nejsou ve stredu dení. Technika je analogií "grafické level of detail", jez se pouzívá na zjednodusení representace scény v místech dále od pozorovatele, a tím zrychlení jejího zobrazení. Místo zjednodusení representace scény se ale pracuje se zjednodusováním celého prostoru a reaktivních plánu postav. Druhá cást prednásky podává úvod do problematiky storytellingu a zabývá se jednou konkrétní technikou pro representování osnov v príbehu, jez staví na Petriho sítích. Oproti jiným technikám je tato vhodná pro veliké virtuální svety.
Budou ukázány i prototypové implementace obou mechanismu.
9.11.2007
Ing. Karel Slaný
Online evoluce stavových prediktoru
Stavové automaty (konecné prevodníky) lze vyuzívat jako prediktory skoku v procesorech. Ke konstrukci techto prediktoru lze pouzít evolucní algoritmy. Takto navrzené prediktory jsou ale optimalizovány pro beh jedné skupiny programu, pro které byly navrzeny. V jiných skupinách selhávají. V prezentaci bude posán systém pro online evoluci prediktoru za behu programu, které se dokází adaptovat a zlesovat tak svoji výkonnost.
Ing. Milos Kobliha
Charakteristiky dynamického prostredí
Na seminári bude predstaven soucasný stav problematiky evolucní optimalizace v dynamickém prostredí, vcetne testovacích úloh. Bude venována pozornost klasifikaci dynamických optimalizacních problému. V záveru budou prezentována východiska disertacní práce.
2.11.2007
Doktorandi 1. rocníku se predstavují
Ing. Petr Mikusek: Prenosem spoustené architektury, dekompozicní techniky
pro aplikacne specifické systémy
Ing. Jirí Tobola: NetCOPE - platforma pro rychlý vývoj sítových aplikací
19.10.2007
Doktorandi 1. rocníku se predstavují
Ing. Jan Winter: Bezpecné propojení pocítacu - Zamyslení k tématu disertace
Ing. Michal Pajgrt: Programové vybavení pro komunikaci a nastavení jednotky
pro sber dat JSD600
8.10.2007
Prezentace výsledku odevzdané disertacní práce
Ing. Tomás Pecenka: Prostredky a metody pro automatické generování testovacích obvodu
Ing. Milos Ohlídal: Evolutionary design of collective communication based on prediction of conflicts in interconnection networks
5.10.2007
Doktorandi 1. rocníku se predstavují
Ing. M. Zádník - Zkoumání sítového provozu na úrovni toku
Ing. L. Zaloudek - Od evolucního návrhu na úrovni tranzistoru k výpocetním
architekturám pro nanotechnologie
Ing. L. Capka - Akcelerace grafických operací v FPGA, evolucní optimalizace první fáze syntézy císlicového obvodu
Semináre v letním semestru 2006/2007
4.6.2007
Implementace systému dynamické predikce casových rad
Ing. Karel Slaný
Prezentace bude obsahovat popis struktury systému schopného evolvovat prediktory casových rad (vývoj kurzu ve FOREXu) s adaptací na menící se prostredí. Bude popsána funkce prediktoru, nekteré implementacní detaily a problémy, které jsou s tím spojené. Soucástí bude shrnutí práce za jeden rok doktorského studia a plán budoucích prací.
Nové smery v oblasti komprese dat
Ing. Václav Simek
V rámci prezentace budou uvedeny nekteré z nových smeru v oblasti komprese dat. Pozornost bude venována predevsím metodám hyperspektrální komprese, at uz v podobe rozsírení mozností klasických transformacních metod nebo zcela nových postupu. Rovnez bude nastíneno vyuzití komprese pro zpracování medicínských dat. Soucástí prezentace bude i strucné shrnutí práce v prvním rocníku doktorského studia a plán budoucích prací.
18.5.2007
Generátor hlídacích obvodu pro komunikacní protokoly Xilinx FPGA (Checker Design for On-line Testing of Xilinx FPGA Communication Protocols)
Ing. Martin Straka
Prezentace se bude zabývat návrhem nové metodologie vyuzití rekonfigurace FPGA v diagnostice a tvorbou systému odolných proti poruchám. Navrzená metodika je zalozená na automatizovaném vytvárení hlídacích obvodu pro testování správného chování komunikacních protokolu. Na základe formálního popisu chování protokolu v definicním jazyce je vygenerována odpovídající VHDL komponenta, která detekuje stavy neodpovídající specifikaci daného protokolu. Dále bude uvedené, co je z disertace hotovo a predstaven plán dalsích cinností.
Metodika zvysování testovatelnosti IP softcore jader (Methodology of Increasing IP Softcore Testability Parameters)
Ing. Ján Kubek
Prezentace bude obsahovat nové výsledky v oblasti zvysování testovatelnosti IP jader v behaviorální forme zápisu, vcetne formálních metod, experimentu, a dalsího plánovaného výzkumu. Soucástí prezentace bude i shrnutí výsledku z oblasti disertacní práce a plán pro dalsí postup.
11.5.2007
Vyuzití evolucního návrhu v bezpecnosti sensorových sítí (Evolutionary
design in sensor networks security)
Mgr. Petr Svenda (FI MU Brno)
Prezentace se bude venovat moznosti vyuzití evolucních algoritmu pro návrh
bezpecnostních protokolu (konkrétne 'amplifikacních' protokolu pouzívaných
pro zvýsení bezpecnosti sdíleného klíce v cástecne kompromitovaných sítích)
a útocníkových strategií pro rozmistování odposlouchávacích uzlu v
bezdrátových sensorových sítích. Pri návrhu protokolu je kvalita (fitness)
kandidátních protokolu hodnocena s vyuzitím sítového simulátoru namísto
formálního verifikacního nástroje. Tuto zámenu lze provést, nebot hledaný
protokol popisuje zpusob kompozice z jednodussích podprotokolu, u kterých
lze korektnost formálne overit a které lze bezpecným zpusobem komponovat.
Lze tak dosáhnout velmi jemného odstupnování kvality hodnoceného protokolu
jako pomer bezpecných komunikacních linek vuci kompromitovaným. Vsechny
dosud publikované protokoly pro zkoumaný problém byly znovunalezeny a
protokol s vyssí úspesností resp. výrazne mensí zprávovou nárocností byl
objeven. Pri návrhu útocníkových strategií byl hledán vzor pro rozmistování
odposlouchávacích uzlu tak, aby útocník maximalizoval pocet kompromitovaných
komunikacních linek v síti, opet byla fitness pocítána s vyuzitím
simulátoru.
4.5.2007
Polymorfní hradla pro optimalizaci testu obvodu
Ing. Lukás Starecek
V prezentaci budou uvedeny moznosti vyuzití polymorfních hradel pri testování konvencních
obvodu. Bude predstaven prístup vyuzívající polymorfní hradla, který vede k redukci potrebného poctu testovacích vektoru pro test obvodu.
Dále budou uvedeny výsledky prvních experimentu na základních obvodech s vyuzitím uvedeného
prístupu. Na záver prezentace bude uveden predpokládaný smer následujících prací.
Syntéza polymorfních obvodu
Ing. Zbysek Gajda
V prezentaci budou shrnuty aktuální výsledky v oblasti syntézy polymorfních obvodu. Soucástí prezentace bude rovnez informace o stavu rozpracovanosti disertacní práce a plán prací na dalsí období.
27.4.2007
Vyuzití testovatelných bloku pro snízení príkonu
Ing. Jaroslav Skarvada a Ing. Tomás Herrman
V príspevku bude prezentována metoda umoznující rozdelení obvodu na
testovatelné bloky. Budou diskutovány moznosti vyuzití testovatelných
bloku pro snízení príkonu obvodu behem testu. Budou predstaveny navrzené
a implementované metody pro odhad príkonu behem testu, optimalizaci
retezce scan, optimalizaci testovacích vektoru a vliv techto
optimalizací na príkon, pokrytí chyb a délku testu. Do celého procesu je
zapojen také profesionální software od Mentor Graphics. Budou
prezentovány výsledky dosazené s volne dostupnými benchmarkovými obvody.
Bude probrána moznost vyuzití obvodu generovaných na FIT a dalsí
moznosti rozsírení.
Soucástí prezentace bude rovnez informace o stavu rozpracovanosti disertacní práce a plán prací na dalsí období.
20.4.2007
Samoorganizující migracní algoritmus (Self-organizing migrating algorithm)
Ing. Milos Kobliha
V príspevku budou predstaveny úpravy SOMA algoritmu pro dynamické
optimalizacní úlohy. Bude popsán vliv pouzití shluku, vymírání
jedincu, jako zpusob udrzování diverzity, a omezení algoritmu. Budou
prezentovány experimentállní výsledky na úloze s pohyblivými vrcholy. Soucástí prezentace bude rovnez informace o stavu rozpracovanosti disertacní práce a plán prací na dalsí období.
30.3.2007
Implementace radicích sítí v FPGA (FPGA implementation of sorting networks)
Ing. Zdenek Vasícek
V prezentaci budou vysvetleny principy nejpouzívanejsích konvencních algoritmu pro konstrukci radicích a mediánových sítí. Dále bude diskutována jejich vhodnost pro implementaci v FPGA a prípadné pouzití pro konstrukci obrazových filtru (medián, adaptivní medián).
Evolucní návrh generických násobicek vyuzívající development
(Evolutionary Design of Generic Multipliers Using Development)
Ing. Michal Bidlo
V príspevku bude predstavena nová metoda evolucního návrhu vyuzívající development pro konstrukci generických struktur kombinacních násobicek. S ohledem na moznost konstrukce nepravidelných
struktur je do vývojového systému zavedeno tzv. prostredí (inspirace v
biologii) reprezentující jistou externí formu rízení vývojového
procesu. V této souvislosti jsou studovány moznosti adaptace
vyvíjených obvodu na ruzné tvary prostredí s vyuzitím vlastností
zvolené obvodové reprezentace. Dále budou diskutovány výhody a
nevýhody uvedeného systému a mozné smery dalsího výzkumu v této oblasti.
2.3.2007
Prehled základních pojmu z oblasti (operacních) systému pracujících v
reálném case (Overview of Basic Concepts in the Area of Real-Time (Operating)
Systems)
Ing. Josef Strnadel, Ph.D.
Na seminári budou predstaveny základní pojmy z oblasti systému pracujících v reálném case (krátce Real-Time systému ci jen RT systému), a to zejména: logický model RT systému, klasifikace RT systému, ilustrace ke specifikaci a verifikaci RT systému. Dále budou predstaveny pojmy z oblasti RT operacních systému (RTOS): ilustrace k typum a analýze výkonnosti jader RTOS, model RT úloh a plánování mnozin RT úloh. S ohledem na nárocnost jednotlivých témat a na cas vyhrazený pro seminár ocekávejte spíse ilustracní príklady k jednotlivým pojmum nez jejich formální definice.
9.2.2007
Moznosti vyuzití dynamické rekonfigurace FPGA pri návrhu systému odolných proti poruchám (Dynamic reconfiguration for testability and fault tollerance in FPGA)
Ing. Martin Straka
V príspevku budou shrnuty principy dynamické rekonfigurace FPGA. Pozornost bude zamerena na její vyuzití pri návrhu systému odolných proti poruchám, budou popsány pojmy související s touto oblastí. Budou popsány techniky detekce poruch v FPGA, metody testování CLB a propojovací síte. Budou presentovány principy cástecné rekonfigurace FPGA a moznosti, které v tomto smeru nabízejí soucasná FPGA.
Predstavení nejlepsích z evolucne navrzených obrazových filtru
(Introduction of the best of evolved image filters)
Ing. Zdenek Vasícek
Cílem prezentace je seznámit posluchace s nelineárními obrazovými filtry navrzenými pomocí kartézského genetického programování, které byly v
poslední dobe predmetem zájmu a jeví se jako výjimecné svou schopností konkurovat konvencnímu resení. Krome shrnutí a vyhodnocení dosazených výsledku bude predstaveno nekolik variat mediánového filtru, které mohou dosahovat mnohem lepsí kvality nez standardne pouzívaný mediánový filtr. Tato prehlídka bude zakoncena ukázkou z výsledku dosazených pomerne novou matematicky fundovanou metodou, která kombinuje variacní prístup s mediánovým filtrem.
Na záver této cásti bude detailneji rozebrána jedna ze zajímavých a pokrocilejsích metod filtrace obrazu a sice adaptivní mediánový filtr.
Záverecná cást bude venována srovnání dosazených výsledku se známými
reseními jak z pohledu kvality tak z pohledu moznosti hardwarové
realizace (akcelerace).
9.2.2007
Komprese dat s vyuzitím FPGA
Ing. Václav Simek
V poslední dobe lze sledovat zajímavý trend, kdy je stále vetsí pozornost, at uz ze strany odborné verejnosti ci vedeckých kruhu, venována obvodum typu FPGA. Díky své flexibilite nalézají uplatnení pri tvorbe specializovaných HW prostredku v mnoha oblastech. Cílem tohoto príspevku je ukázat moznosti vyuzití obvodu FPGA pro úcely komprese dat. Nejdríve budou strucne shrnuty nekteré z dulezitých pojmu a základní prístupy ke kompresi dat v obecné rovine. Následne se pozornost zamerí na transformacní a predikcní kódování s ohledem na realizaci v FPGA. Budou uvedeny nekteré zajímavé architektury a praktické aplikace. Záverecná cást nabídne prehled pokrocilých metod a úvahy o mozném smeru dizertacní práce.
Návrh systému pro online predikci s vyuzitím statických systému a popis zajímavých datových struktur
Ing. Karel Slaný
Predmetem prezentace bude popis struktury (programové implementace) systému vyuzívajícího statické (nemenné) prostredí pro evoluci jedincu. Soucástí této prezentace bude popis modifikace tohoto systému s ohledem na menící se stav prostredí (trénovací mnoziny). Vzhledem k pouzití tohoto systému pro MOEA algoritmy bude popsána datová strukturu pro uchovávaní nedominovaných jedincu, která je výhodnejsí nez klasicky vyuzívaný lineární seznam.
Semináre v zimním semestru 2006/2007
2.2.2007
Automatické mapování algoritmu pro hledání podobnosti na konfigurovatelné architektury
Ing. Tomás Martínek
Hardwarové akcelerátory pro hledaní podobnosti hrají dulezitou roli ve zvysujícím se poctu moderních biologických aplikací. Dokází zredukovat casovou slozitost z kvadratické na lineární a vytvorit zrychlení v rádu stovek az tisícu oproti odpovídajícím softwarovým implementacím. Jejich sirokému nasazení vsak brání jejich nedostatecná flexibilita a modularita, která je klícová pro casto promenné typy úloh. S ohledem na tyto skutecnosti, je snaha vyvinout automatizované metody, které by dokázaly automaticky navrhovat a implementovat tyto akcelerátory s ohledem na dosazení maximálního výkonu a efektivního vyuzití dostupných zdroju. V prezentaci bude uvedena problematika související s návrhem takovýchto obvodu, bude popsána metoda pro automatické mapování vstupních úloh na konfigurovatelné architektury a navrzená metoda bude ohodnocena na nekolika typických úlohách z oblasti bioinformatiky.
26.1.2007
Rychlé vyhledávání regulárních výrazu s vyuzitím FPGA
Ing. Jan Korenek
Prezentace bude zamerena na rychlé vyhledávání retezcu a regulárních výrazu s vyuzitím programovatelného hardware. Budou ukázány moznosti prefiltrace s vyuzitím "Reverz factor" algoritmu pro regulární výrazy. Cílem prefiltrace je
zejména úsporu plochy na cipu pri vysokorychlostním zpracování pomocí FPGA.
Uvedený prístup bude demonstrován na systému IDS (Intrusion Detection System).
19.1.2007
Paralelní BMDA evolucní algoritmus vyuzívající migraci pravdepodobnostního modelu
Ing. Jirí Jaros
Na seminári bude predstaven nový koncept ostrovního modelu vyuzitého pro paralelizaci BMDA (Bivariate Marginal Distribution Algorithm) evolucního algoritmu. Tento koncept vyuzívá mimo tradicní migrace jedincu téz migraci cásti struktury pravdepodobnostního modelu jednotlivých ostrovu.
To nej(lepsí/horsí) na konec
Ing. Milos Ohlídal
Na prezentaci bude predvedeno, ceho by se mel autor pri psaní své disertacní práce vyvarovat a co by nemel opomenout. Nesmíme opomenout prezentovat nove namerené výsledky a posluchaci budou i mimo jiné seznámeni s postupem práce na disertacní práci.
12.1.2007
Klasifikátor pro rozpoznání obrazu v FPGA
Ing. Jirí Granát
Implementace vyhodnocovací cásti algoritmu adaboost provádejícího klasifikaci v programovatelném logickém poli FPGA. Jedná se o hledání obliceju v obraze. Soucástí systému je DSP zajistující komunikaci mezi PC a FPGA.
Heuristická analýza softcore jader
Ing. Ján Kubek
Prezentace heuristických rozsírení jiz definovaných metodik pro vyhledávání stavového rízení v softcore IP jádrech, pomocí kterých lze zvýsit úspesnost automatických metod pro detekci konecných automatu a prevodníku zakódovaných ve VHDL. Soucástí prezentace jsou i experimentální výsledky metodik.
5.1.2007
NEformální prístup k problematice evolucního návrhu, který vyuzívá development
Ing. Michal Bidlo
V první cásti budou formou krátké prednásky shrnuty nejnovejsí poznatky
a výsledky získané behem uplynulého roku. Zejména bude predstaven pokus
o vytvorení formálního modelu obecného vývojového systému pro potreby
evolucního návrhu, jeho výhody, nevýhody a osud v souvislosti s dalsím
výzkumem. Druhá cást (zbyde-li cas) bude venována obrázkové prezentaci z
koutku jedné severské zeme.
15.12.2006
Príkon a testovatelné bloky
Ing. Jaroslav Skarvada a Ing. Tomás Herrman
Na seminári bude prezentována metoda rozdelení obvodu na testovatelné bloky a její mozné vyuzití pro vytvorení metodiky vyhodnocující príkon behem aplikace testu. Cílem prací je overení, zda pouzitím cástecného retezce scan a prístupu pres testovatelné bloky, je mozné dosáhnout nizsího príkonu nez u metod vyuzívajících plného retezce scan. V príspevku bude také diskutována problematika vycíslení príkonu na úrovni RTL a budou predstaveny nekteré zjednodusující modely pro modelování príkonu. Na záver bude prezentován dalsí postup, jehoz cílem je provést experimenty na obvodech z benchmarkové sady ISCAS a výsledky porovnat s vybranými metodami z literatury a dále porovnání navrzené metody s komercním ATPG generátorem Flextest a SATPG generátorem Flextest/Fastscan.
8.12.2006
Polymorfní hradla a jejich elektrické vlastnosti
Ing. Lukás Starecek
Prezentace bude zamerena na elektrické vlastnosti polymorfních obvodu. V první cásti uvede doposud zjistené poznatky o existujících polymorfních hradlech s durazem na analýzu jejich analogových vlastností. Dále uvede základní problémy spojené s jejich fyzickou implementací v existujících technologiích a na záver budou predstavena dve nová hradla s lepsími elektrickými i fyzickými vlastnostmi.
Konvencní metoda návrhu polymorfních obvodu s více funkcemi a návrh polymorfních obvodu s jednou funkcí
Ing. Zbysek Gajda
V prezentaci budou predstaveny soucasné výsledky evolucního návrhu polymorfních obvodu (PO) realizujících více funkcí. Nacez bude navazovat cást, týkající se konvencní metody návrhu takových PO. Tato metoda posunuje hranice nekterých omezení daných evolucním návrhem, a to predevsím problému skálovatelnosti. Dalsí cást prezentace bude venována návrhu PO realizujících jednu funkci, který u vybraných kombinacních obvodu dává moznost snízení ceny/plochy obvodu.
1.12.2006
Pravdepodobnostní modely - Modelování nestacionárních funkcí a dynamických systému
Ing. Milos Kobliha
Obsahem semináre bude prehled pouzívaných metod a pravdepodobnostních modelu pro
nestacionární funkce, resp. dynamické systémy. Budou predstavena základní
kritéria modelu pouzitelného pro EDA algoritmy. Na záver zmíním predbezné
výsledky úprav BOA algoritmu.
24.11.2006
Vývoj principu testování císlicových systému
doc. Ing. Zdenek Kotásek, CSc.
Budou uvedeny základní pojmy diagnostiky související s principy aplikace testu. Pozornost bude dále zamerena na vývoj principu testování císlicových systému a vývoj principu aplikace testu císlicových obvodu. V souvislosti se zpusoby aplikace testu budou popsány zpusoby resení riditelnosti/pozorovatelnosti v jednotlivých generacích. Bude upozorneno na problémy, které existují v souvislosti s narustajícím poctem prvku v testovaném prvku (na kremíkovém plátku) a disproporcí mezi rychlostí prvku obvodu a rychlostí primárních vstupu/výstupu.
10.11.2006
Robustní evolucní algoritmy
Ing. Jirí Kubalík, Ph.D.
FEL CVUT, Praha
Prednáska bude venována nekolika postupum pro zvýsení efektivity a robustnosti evolucních algoritmu. V první cásti budou popsány dva prístupy pro zabránení predcasné konvergence u klasických genetických algoritmu. Ukázeme si, ze tyto postupy nejen zvysují explorativní schopnost genetického algoritmu, ale také umoznují resení dynamických optimalizacních problému, u kterých se optimum mení v case. Druhá cást prednásky bude venována iterativnímu optimalizacnímu algoritmu, který vyuzívá evolucní algoritmus pro hledání vhodných modifikací aktuálního resení v dané iteraci. Ukázeme si výsledky dosazené na klasické kombinatorické optimalizacní úloze obchodního cestujícího a popíseme trídu problému vhodných pro tuto metodu. V prípadné diskuzi bych se chtel venovat napríklad moznostem aplikování popsaných algoritmu na problémy resené na FIT.
3.11.2006
PhD obrazem, slovem ... aneb jak to probíhá na zahranicních konferencích
Michal Bidlo, Jirí Jaros, Milos Ohlídal, Václav Simek
Cílem je seznámit atraktivní formou zejména nové doktorandy s moznostmi "prezití" na zahranicních akcích konaných behem doktorského studia. V rámci tohoto netradicního semináre probehne prezentace vybraných fotografií trí zahranicních cest s následujícím obsahem:
M. Bidlo - Reykjavík, Island, 2006 (konference Parallel Problem Solving from Nature), M. Ohlídal, J. Jaros - Bialystok, Polsko, 2006 (5-th International Symposium on Parallel Computing in Electrical Engineering), V. Simek - Oostende, Belgie, 2004 a 2005 (studijní pobyty)
26.10.2006 (mimorádne ve ctvrtek v ucebne E104 od 13 hodin)
Evolution in materio: On the evolution of computation in materials
Dr. Julian Miller, University of York
In conventional design we make many assumptions about the parts and rules
that we use to construct things. We tend to adopt the view that human
expertise and insight is sufficient to construct novel artifacts. Such
a notion is beginning to be severely challenged by systems that have been
designed by evolutionary algorithms, for instance, analogue electronic
circuits, camera lenses, and antennas.
In a field called evolvable hardware researchers routinely apply evolution
to construct electronic circuits. In 1996 an English researcher called
Adrian Thompson applied these ideas to the evolution of a digital circuit
on a device called a Field Programmable Gate Array (FPGA). He wanted to see
if evolution could come up with an efficient circuit. To his amazement evolution
created a circuit that utilized physical properties of the silicon chip that he
was unaware of and would not have been able to utilize even if he had been.
I began to think about the implications of this and started to wonder whether
evolution could "invent" circuits in materials that we would not think of as
suitable. In other words: Can we use computer controlled evolution to help us
find new technology?
Recently Simon Harding and I have shown that this is indeed possible. We have
evolved "circuits" inside a piece of Liquid Crystals (yes the stuff inside your
computer screen) that can perform various computational tasks (e.g. robot control).
In my talk I will discuss the future prospects for evolving computational devices in materials.
13.10.2006 (predstavení doktorandu 1. rocníku)
Vyuzití evoluce pro konstrukci prediktoru
Ing. Karel Slaný
První cást príspevku bude obsahovat shrnutí diplomové práce, jejímz cílem bylo navrhnout a implementovat systém pro evoluci obrazových filtru na funkcionální úrovni. Pomocí tohoto systému byla provedena rada experimentu s ruznými evolucními operátory. Kvalita jednotlivých operátoru byla porovnávána metodami pro ohodnocování povrchu fitness. Druhá cást bude venována popisu predmetu disertacní práce, moznostem návrhu systému pro predikci vývoje cen na trhu. Hlavní soucástí tohoto systému by melo být jádro vyuzívající genetického programování.
Obvodová realizace vyvíjejících se systému, evolucní návrh obrazových filtru
Ing. Zdenek Vasícek
První cást prezentace bude venována vyvíjejícím se obvodum a jejich obvodové realizaci. Zmíneno bude nekolik zajímavých obvodu, které vyuzívají evolucních technik k vylepsení jejich výkonnosti. V druhé cásti bude predstavena navrzená evolucní platforma, jejíz základ tvorí procesorové jádro PowerPC 405 integrované uvnitr FPGA cipu Virtex II Pro. Poslední cást bude venována vyuzití navrzené platformy v oblasti evolucního návrhu nelineárních obrazových filtru (operátoru). Na záver bude zmínka o tématu a cíli disertacní práce.
6.10.2006 (predstavení doktorandu 1. rocníku)
Kompresní algoritmy pro rekonfigurovatelné prostredí
Ing. Václav Simek
V rámci prezentace bude ve strucnosti predstaven aktuální stav v oblasti
kompresních algoritmu. Blizsí pozornost bude venována principum implementace
kompresních algoritmu v rekonfigurovatelném prostredí. Na záver bude
diskutováno predpokládané zamerení disertacní práce.
Metodologie návrhu obvodu FPGA se zvýsenou spolehlivostí
Ing. Martin Straka
V príspevku budou shrnuty výsledky diplomové práce, jejímz predmetem bylo
analyzovat a prostudovat architektury pocítacu a zamerit se na moderní prvky
soudobých procesoru. Na základe zvolené architektury byl navrzen a
implementován jednoduchý procesor a procesor doplnený 5-ti stupnovou
pipeline, rychlou vyrovnávací pametí cache a jednoduchou jednotku pro
predikci skoku. Vse navrzeno v jazyce VHDL. Predmetem výzkumu a disertacní
práce jsou principy návrhu systému odolných proti poruchám a moznosti
vyuzití metod pro periodickou a prubeznou diagnostiku. Zabývat se budeme
úvahami, jejímz výsledkem bude rozhodnutí o granularite problému - jak velké
celky budou diagnostikovány s vyuzitím metod prubezné diagnostiky.
Semináre v letním semestru 2005/2006
30.5.2006 (úterý 13-14:30 hodin)
Optimalizace plánování testu císlicových systému
Ing. Jaroslav Skarvada
V príspevku budou diskutovány pouzívané metody plánování testu a moznosti
optimalizace plánu testu císlicových systému. Jako optimalizovaný parametr
bude uvazován zejména príkon císlicového systému behem aplikace testu. Dále
budou zmíneny dalsí moznosti snízení príkonu behem aplikace testu. V rámci
príspevku budou prezentovány navrzené metody a dosud dosazené výsledky. Na
záver budou predstaveny cíle budoucí dizertacní práce a aktuální stav
jejího resení.
Metody aplikace testu zalozené na testovatelných blocích
Ing. Tomás Herrman
Cílem prezentace je seznámit posluchace s pojmem testovatelný blok (TB), stavem
implementace vyhledávace TB a provedených testu. V záveru bude uvedena práce za
celý rok a výhledy do budoucna.
Metodika aplikace testu rozsáhlých císlicových systému
Ing. Ján Kubek
Prezentace shrnuje dosavadní výsledky výzkumu v oblasti lokalizace stavového rízení v sofcore IP jádrech. Bude prednesen zpusob analýzy jader zalozený na kompilacních technikách. Výsledky takové analýzy lze pouzít pro návrh alternativního testu jádra, který bude v prezentaci také zminován.
Prezentace obsahuje mozné smery dalsího výzkumu a formulaci cílu disertacní práce.
Bayesovské Optimalizacní algoritmy pro dynamické úlohy
Ing. Milos Kobliha
V príspevku budou shrnuty dosavadní výsledky výzkumu aplikace Bayesovského
optimalizacního algoritmu na dynamické problémy. Dále bude navrzena moznost
vyuzití evolucních algoritmu pro rekonfigutrovatelné výpocty. Prezentace bude
obsahovat formulaci cílu dudoucí disertacní práce.
23.5.2006 (úterý 13-15 hodin)
Evolucní návrh vyuzívající development
Ing. Michal Bidlo
V príspevku budou shrnuty základní principy evolucního návrhu s vyuzitím
vývojových modelu (tzv. development). Na základe soucasných poznatku v
této oblasti bude zavedena klasifikace developmentu na dva základní
prístupy: nekonecný a konecný vývoj. Pro kazdý prípad bude ve strucnosti
uvedena prípadová studie s prehledem dosazených výsledku. Dále bude
predstaven výzkum vlivu prostredí na slozitost objektu generovaných
vývojovým modelem. Na záver budou predstaveny cíle budoucí dizertacní
práce a aktuální stav jejího resení.
Modelování polymorfních hradel a obvodu
Ing. Lukás Starecek
Prezentace bude zamerená na polymorfní hradla, jejich modifikace a
simulace v programech rady SPICE. Uvede prozatím dosazené výsledky a
ukázky slozitejsích obvodu, které s nimi byly vytvoreny a úspesne
odsimulovány. Záverem budou uvedeny dalsí mozné smery budoucího vývoje.
Návrh polymorfních obvodu
Ing. Zbysek Gajda
V cásti prezentace bude predstaven systém pro evolucní návrh
jednoduchých polymorfních obvodu. Dalsí cást bude o vhodném
nastavení parametru pro evoluci jednoduchého polymorfního obvodu pozadovaných
vlastností. V záveru prezentace budou uvedeny moznosti dalsího vyzkumu v
oblasti návrhu polymorfních obvodu.
Optimalizace skupinových komunikací na wormhole sítích
Ing. Jirí Jaros
Prezentace bude zamerena na optimalizaci skupinových komunikacních vzoru
(OAS, AAS, OAB, AAB) na wormhole propojovacích sítích. Bude prezentována
technika schopná nalézt optimální plán (plán komunikace s minimální casovou
slozitostí) dané komunikace na libovolné propojovací síti. Na nekolika
pouzívaných propojovacích sítích budou shrnuty výsledky dosazené pomocí
navrzených evolucních algoritmu.
Plánování skupinové komunikace zalozené na predikci konfliktu
Ing. Milos Ohlídal
Na seminári budou prezentovány postupy, metody a výsledky získány v tomto
roce. Hlavní rozdíly v pojetí prístupu plánování skupinové komunikace bez
predikce a s predikcí. Zameríme se i na implementacní zmeny v plánovacím
algoritmu. Bude nastínena zbývající práce pred sepsáním disertacní práce.
17.5.2006 (streda 10 hodin)
Nové efektivní hodnocení podobnosti sekvencí v bioinformatice s vyuzitím
programovatelného hardware (FPGA)
Ing. Tomás Marínek
V rámci prezentace bude uvedena nová generická architektura pro analýzu podobnosti biologických sekvencí urcená pro implementaci v FPGA. Dále bude prezentována metoda, která dokáze efektivne mapovat velkou skálu úloh na tuto architekturu s ohledem na dosazení maximálního výkonu a efektivního vyuzití dostupných zdroju na cipu. Na záver budou naznaceny dalsí smery vývoje a vyuzití vytvorené platformy pro akceleraci algoritmu na vyssí úrovni.
Rychlé vyhledávání regulárních výrazu s vyuzitím FPGA
Ing. Jan Korenek
Prezentace bude zamerena na rychlé vyhledávání retezcu a regulárních výrazu s vyuzitím programovatelného hardware. Budou shrnuty výsledky dosazené pomocí navrzených optimalizací a provedeno srovnání se soucasnými prístupy. Budou diskutovány dalsí moznosti paralelního zpracování pro urychlení vyhledávání.
Prostredky a metody pro automatické vytvárení testovacích obvodu
Ing. Tomás Pecenka
V prezentaci budou predstaveny nové poznatky a výsledky z oblasti
evolucního návrhu testovacích obvodu získané behem tohoto roku. Na
zacátku bude krátce predstaven princip navrzené metody. Dále bude
podrobneji popsán zpusob návrhu testovacích obvodu a zpusob ohodnocení
diagnostických vlastností obvodu. V záveru prezentace budou predstaveny
dosazené výsledky a postupy pouzívané pro overení vlastností
vytvorených obvodu.
7.4.2006
Evolutionary Design of OAB and AAB Communication Schedules for Interconnection Networks
Ing. Milos Ohlídal (EvoCOMNET presentation, 25 min.)
Since chip multiprocessors are quickly penetrating new application areas in
network and media processing, their interconnection architectures become a
subject of sophisticated optimization. One-to-All Broadcast (OAB) and
All-to-All Broadcast (AAB) group communications are frequently used in many
parallel algorithms and if their overhead cost is excessive, performance
degrades rapidly with a processor count. This paper deals with the design of a
new application-specific standard genetic algorithm (SGA) and the use of
Hybrid parallel Genetic Simulated Annealing (HGSA) to design optimal
communication algorithms for an arbitrary topology of the interconnection
network. Each of these algorithms is targeted for a different switching
technique. The OAB and AAB communication schedules were designed mainly for an
asymmetrical AMP network and for the benchmark hypercube network
using Store-and-Forward (SF) and Wormhole (WH) switching.
Test Scheduling for SOC under Power Constraints
Ing. Jaroslav Skarvada (IEEE DDECS presentation, 15 min.)
The presentation will deal with test scheduling under power
constraints. An approach based on genetic algorithm operating on the test
application conflict graph will be presented. The main goal of the method is
to minimize test application time with consideration of structural resource
allocation conflicts and to ensure that test application schedule doesn't
exceed chip power limits. The proposed method was implemented using C++ and
experimental results with ITC'02 SOC benchmark suite will be also presented.
A Core Generator for Multi-ALU Processors Utilized in Genetic Parallel
Programming
Ing. Zbysek Gajda (IEEE DDECS presentation, 15 min.)
Genetic Parallel Programming (GPP) evolves parallel programs for MIMD architectures with multiple arithmetic/logic processors (MAPs). This paper describes a tool intended for rapid development of GPP applications. A new software tool is proposed which is able to generate a simulator (in C language) of the MAP and a VHDL implementation of the MAP whose structure and parameters are specified in an input xml file. The proposed tool is intended to serve as first version of the core generator for MAPs utilized in GPP. Typical MAPs are synthetized and their performance is compared against the simulation running on a common PC for a typical task - a symbolic regression.
31.3.2006
Sada testovacích obvodu FITTest_BENCH06
Ing. Tomás Pecenka
V prezentaci bude predstavena sada testovacích obvodu FITTest_BENCH06.
Jedná se o testovací sadu urcenou pro testovaní metod a nástroju z
oblasti analýzy testovatelnosti a automatického generovaní testu. Sada
obsahuje 31 obvodu ruzné slozitosti (2000, 10000, 28000, 100000, 150000
a 300000 hradel). Pro kazdou úroven slozitosti jsou k dispozici 4 obvody
s ruznými diagnostickými vlastnostmi. V soucasné dobe tato sada
predstavuje nejslozitejsí obvody, které jsou urceny pro testovaní
diagnostických metod. V rámci prezentace bude také krátce predstavena
metoda pouzitá pro vytvorení testovací sady.
17.3.2006
Plánování skupinových komunikací na propojovacích sítích SF a WH prepínáním
Ing. Milos Ohlídal a Ing. Jirí Jaros
Prezentace bude zamerena na nejnovejsí úpravy v algoritmech vyuzívající SF a WH.
Budou diskutovány klady a zápory implementovaných úprav a metodik s drívejsími
postupy. Pozornost u SF se zamerí na efektivní návrh predikce, která vychází z
teoretických predpokladu, a její zakomponování do plánovacího algoritmu. V
záveru prezentace budou ukázány nejnovejsí dosazené výsledky pro síte s vyssím
poctem uzlu.
10.3.2006
Evolucní návrh císlicových obvodu: Hranice soucasných mozností
Ing. Lukás Sekanina, Ph.D.
Na seminári budou predstaveny a porovnány existující prístupy k evolucnímu návrhu císlicových obvodu. Zejména se bude jednat o evolucní návrh na úrovni tranzistoru, hradel a funkcních bloku, o evoluci obvodu v PLA, inkrementální evoluci a development. U kazdého prístupu bude diskutována dosazitelná slozitost navrzených obvodu a dosazitelná míra inovace.
3.3.2006
Evolucní návrh polymorfních obvodu
Ing. Zbysek Gajda
Na prezentaci bude predstaveno nekolik polymorfních obvodu, které v závislosti na vnejsím prostredí mení svoji funkci.
Takovéto obvody byly objeveny modifikovanou metodou kartézského genetického programování,
která se pouzívá k evolucnímu návrhu obvodu na úrovni logických clenu.
Podstatná cást prezentace bude venována vlivu ruzných parametru evoluce na dosazené výsledky.
3.2.2006
Plánování testu pro SOC zohlednující príkon energie
Ing. Jaroslav Skarvada
V rámci príspevku bude prezentována metoda plánování testu pro SOC. Metoda
vyuzívá grafového modelu TACG pro reprezentaci strukturálních konfliktu mezi
jednotlivými bloky. Cílem metody je naplánovat casove úsporný test vsech
bloku s ohledem na príkon energie. Soucástí príspevku bude také prezentace
experimentálních výsledku se sadou benchmarku ITC'02.
27.1.2006
Analýza IP jader zalozených na FSM
Ing. Ján Kubek
Bude prezentována metoda pro lokalizaci rídicích konecných automatu v softcore IP
jádrech na techto automatech zalozených. Pouzívá se kompilacních technik,
jmenovite kompilátoru VHDL Savant. Zámerem je zkrátit dobu potrebnou pro
test rídicí cásti jádra, pro test datových cest je potreba vyuzít jiné
techniky. Soucástí je prezentace experimentálních výsledku.
Vyuzití diskrétní matematiky pro analýzu testovatelnosti
Ing. Tomás Herrman
V rámci prezentace bude popsán formální model obvodu na RT úrovni, jeho vyuzití a definice Testovatelného Bloku (TB). V záveru bude zmíneno vyuzití a dalsí
vývoj TB.
20.1.2006
Modelování polymorfních obvodu
Ing. Lukás Starecek
V rámci prezentace bude predstaveno nekolik polymorfních hradel a budou diskutovány jejich parametry zjistené na základe simulací s vyuzitím programu PSPICE. Dále budou prezentovány kombinacních obvody slozené z techto hradel.
Prezentace výukového kitu
Dr. Ing. Otto Fucík
Je k dispozici prvních 100 kusu nového výukového kitu, který obsahuje FPGA (Spartan-3, Xilinx), MCU (Texas Instruments), USB rozhraní a radu dalsích komponent. Tento kit by mel umoznit studentum tvorbu praktických SW, HW a HW/SW aplikací nejen v rámci rozvrhované výuky v ucebnách FIT, ale zejména umoznit jim pracovat na projektech do mnoha predmetu doma, na kolejích popr. kdekoliv jinde a v kteroukoliv dobu. V prezentaci bude predstavena realizace kitu a moznosti jeho vyuzití ve výuce.
http://www.fit.vutbr.cz/kit
6.1.2006
Evolucní návrh obvodu s vyuzitím celulárních automatu. York slovem a obrazem (o týdenním pobytu na University of York, UK)
Ing. Michal Bidlo
Prezentace v rámci prvního semináre UPSY v roce 2006 bude mít dve cásti:
První - odborná cást - bude pojednávat o vývojovém modelu zalozeném na
celulárním automatu v aplikaci evolucního návrhu kombinacních obvodu.
Bude diskutován princip metody, její výhody a nevýhody, srovnání s dríve
vytvorenými metodami a plán dalsího výzkumu v rámci dizertacní práce
zabývající se problematikou evolucního návrhu s vyuzitím biologií
inspirovaných technik ontogeneze.
Druhá cást prezentace bude venována nekterým zajímavostem ze stáze na
University of York - predevsím "volnocasovým" aktivitám, jejichz momenty
byly zachyceny objektivem fotoaparátu, doplneno osobním komentárem.
Urceno vsem zájemcum o cestování a predevsím doktorandum, kterí chtejí
videt jeden z mozných zpusobu "prezití" týdne v zahranicí... a mozná i
neco navíc!
Semináre v zimním semestru 2005
16.12.2005
Ing. Tomás Martínek
Nové efektivní hodnocení podobnosti sekvencí v bioinformatice s vyuzitím
programovatelného hardware (FPGA)
V rámci prezentace bude uveden strucný popis jedné z klícových metod pro analýzu podobnosti dvou retezcu (Smith-Waterman) a motivace pro její akceleraci na úrovni hardware. Budou shrnuty soucasné hardwarové architektury, popsány jejich základní principy a provedeno shrnutí dosazených výsledku v této oblasti. Dále bude prezentována nová generická architektura pro analýzu podobnosti sekvencí (urcená pro implementaci v FPGA) a provedena analýza její výkonnosti. Na záver bude naznaceny dalsí smery vývoje a vyuzití vytvorené platformy pro akceleraci algoritmu na vyssí úrovni.
Ing. Jan Korenek
Rychlé vyhledávání regulárních výrazu s vyuzitím FPGA
Prezentace bude zamerena na rychlé vyhledávání retezcu s vyuzitím programovatelného hardware a rekonfigurace. Budou shrnuty výsledky dosazené pomocí navrzených optimalizací a provedeno srovnání se soucasnými prístupy. Dále bude diskutováno pouzití automatu DAWG a moznosti paralelního zpracování pro urychlení vyhledávání.
9.12.2005
Ing. Jirí Jaros
Plánování skupinových komunikací OAB a AAB
Príspevek se bude zabývat hledáním optimálních komunikacních plánu pro skupinové komunikace OAB (One-to-All Broadcast) a AAB (All-to-All Broacsat) pro multiprocesorové systémy vyuzívající worhole smerovací techniky. Bude prezentován návrh dvou aplikacne specifických evolucních algoritmu s jejichz vyuzitím lze nalézt optimální plány pro libovolnou multiprocesorovou topologii. Navrzené algoritmy budou porovnány na nekolika typech hyperkostek.
Ing. Milos Ohlídal
Nový prístup v návrhu skupinové komunikace AAB zamerený na predikci konfliktu
Prezentace bude zamerena na znázornení nových principu a prístupu pro vytvárení
plánu skupinové komunikace AAB. Budou srovnány 2 prístupy ve vytvárení techto
plánu - a to prístup zamerený na pocítání konfliktu a na predikci konfliktu. V
záveru budou srovnány rychlosti konvergence ke globálnímu resení obou prístupu.
2.12.2005
Ing. Filip Zelezný, Ph.D. (FEL, CVUT) - mimorádne v místnosti E105
V prednásce nejprve zmíním nekteré ze soucasných zajímavých problému
bioinformatiky a poté se budu venovat vyuzití metod umelé inteligence,
zejména strojového ucení a data miningu, ve funkcní genomice. Nedávné
zavrsení projektu sekvenování lidského genomu vyústilo v soucasnou výzvu
anotovat prectený kód, tedy zmapovat funkce jednotlivých genu, jejich
vzájemné interakce a dále napr. souvislosti jejich exprese s nemocemi.
Významnou pomocí pro dosazení tohoto cíle je nedávno vyvinutá technologie
DNA cipu (microarrays). DNA cipy jsou schopny zmerit míru exprese
jednotivých genu (tj. jejich prepisu do proteinu) v bunce pro desítky tisíc
genu najednou. Ovsem pro cloveka je jen málokdy mozné vyvozovat teorie o
funkcích a relacích mezi geny prímo z velkých souboru dat genové exprese z
DNA cipu. To nabízí výjimecnou prílezitost pro zmínené metody umelé
inteligence, z nichz mnohé byly vyvinuty práve za úcelem samocinného
navrhování hypotéz na základe pozorovaných dat. Velmi nadejným prístupem se
v soucasnosti jeví tzv. relacní strojové ucení (téz "induktivní logické
programování") umoznující navrhovat hypotézy v expresivním jazyce relacní
logiky a vyuzít pri automatickém návrhu hypotéz krome dat genové exprese
jeste dalsí relevantní znalosti obsazené ve verejne prístupných webových
databázích (napr. www.ncbi.nlm.nih.gov).
25.11.2005
Ing. Milos Kobliha
Dynamická optimalizace pomocí Bayesovských Optimalizacních Algoritmu
Príspevek se bude zabývat schopností BOA algotimu v prosrtedí s
promennou úcelovou funkcí. Budou shrnuty výslednky experimentu v
jednoduchém testovacím prostredí zahrnující porovnání metod pouzívaných
ve standatdních genetických algoritmech.
Ing. Tomás Herrman
Metody aplikace testu zalozené na testovatelných blocích
Cílem práce je zjednodusení testu obvodu dekompozicí na testovatelné bloky a
vytvorení metody pro vyhledání takovýchto bloku na abstraktním modelu.
11.11.2005
Ing. Jaroslav Skarvada
Plánování testu vestavených systému reflektující príkony komponent
Príspevek se venuje plánování testu vestavených císlicových systému
zohlednující príkon elektrické energie. V praxi se jedná zejména o systémy
napájené z baterií. U techto systému lze vhodným naplánováním testu docílit
snízení celkového odberu elektrické energie behem aplikace testu, coz muze
vést k prodlouzení pohotovostní doby systému. Vhodným naplánováním testu lze
také omezit maximální okamzitý príkon systému, címz lze zamezit prehrívání
systému a pretezování napájecího zdroje. Dále se príspevek venuje dvema
zkoumaným metodám plánování testu, metode vyuzívající Test Application
Conflict Graph (TACG) a metode vyuzívající C/E Petriho sítí.
Ing. Ján Kubek
Analýza softcore IP jader zalozených na konecných automatech
4.11.2005
Ing. Michal Bidlo
Obecná metoda pro konstrukci radicích sítí navrzená evolucní technikou
Na seminári bude predstavena metoda pro konstrukci libovolne velkých
radicích sítí o sudém poctu vstupu, která byla nalezena evolucním
algoritmem v kombinaci s vývojovým modelem (tzv. development). Dále bude
proveden dukaz obecnosti této metody, tj. schopnosti nalezeného
konstruktoru vytvorit teoreticky nekonecne velkou radicí sít. Na záver
ukázeme, ze takto vytvorené radicí síte vykazují lepsí vlastnosti nez
obvody zkonstruované nekterou z konvencních technik stejné kategorie.
Ing. Tomás Pecenka
Prostredky a metody pro automatické vytvárení testovacích obvodu
Prezentace bude zamerena na predstavení nových poznatku z práce s
generátorem testovacích obvodu. Nejprve bude krátce predstavena navrzená
metoda vytvárení testovacích obvodu. Dalsí cást prezentace pak bude
venována predstavení nových výsledku získaných pri experimentálním
overování metody. Na záver bude krátce predstavena predpokládaná
struktura casopiseckého clánku venovaného vytvorené návrhové metode.
10.10.2005
Predstavení nových doktorandu: Ing. Zbysek Gajda, Ing. Lukás Starecek
Semináre z let minulých - informace najdete na stránce UPSY
Semináre v roce 2003
22.10.2003
Dr. Ing. Otto Fucík
FPGA na FIT
Abstrakt: Na seminári bude zmínena historie FPGA (Field Programmable Gate Array) na UIVT FEI, bude zhodnocen soucasný stav vyuzívání FPGA na FIT a predstavena vize pro dalsí roky.
29.10.2003
Ing. Stepán Friedl, Ing. Roman Gazar, Ing. Jirí Jaros, Ing. Jan Korenek, Ing. Tomás Martínek,
Ing. Milos Ohlídal, Ing. Tomás Pecenka
Predstavení doktorandu 1. rocníku - tito doktorandi nás krátce seznámí s tématem, kterému se venují, s výsledky své diplomové práce a se svoji aktuální cinností v rámci doktorského studia.
(kazdý cca 8 minut)
5.11.2003
seminár není
12.11.2003
Ing. Jan Korenek
VHDL design na projektu Liberouter
Projekt Liberouter se snazí vyvinout smerovac na bázi PC s výkonným
akcelerátorem v podobe PCI karty. V soucasné dobe je snahou dosáhnout
rychlosti 1Gbps na jedno vstupní rozhraní. Projekt je clenen celkem do 5
skupin a je v nem zapojeno více nez 50 lidí. Dnes jsou jiz vyvinuty celkem
3 typy karet (Combo6, MTX, SFP). Karty MTX a SFP obsahují ruzné typy
sítových rozhraní a jsou koncipovány jako rozsirující karty pro Combo6.
Funkce jednotlivých karet je rízena prostrednictvím firmware, který je
syntetizován z popisu v jazyce VHDL. Celý VHDL design je slozen z nekolika
specializovaných procesoru. Strucne bude popsána jejich funkce a moznosti. V
rámci projektu bylo vytvoreno i nekolik výkonných a hlavne pohodlných
nástroju pro ulehcení VHDL návrhu, ale i pro práci s kartami. Mezi tyto
nástroje patrí zejména moznost syntézy pomocí Makefile a snadná komunikace
s kartami s vyuzitím skriptovacího jazyka tcl. Na konci prednásky
predpokládám diskusi na téma disertabilita a projekt Liberouter.
19.11.2003
Prof. Ing. Václav Dvorák, DrSc.
Modelování paralelních rekonfigurovatelných systému
26.11.2003
Ing. Jirí Staroba
Modelování a predikce výkonnosti paralelních výpoctu
Abstrakt: Na seminári bude prezentován aktuální stav disertacní práce, dosazené výsledky, cíle práce, její struktura, zpracované cásti a plán na dokoncení.
Ing. Ludek Crha
Komprese obrazu s vyuzitím evolvable hardware
Abstrakt: Posluchaci budou uvedeni do problematiky kompresních metod pomocí
evolvable hardware a seznámeni se soucasným stavem vývoje ve svete.
Následovat bude výhled a diskuse na téma disertacní práce.
3.12.2003
Ing. Pavel Tupec
Nové metody vyuzití techniky hranicního snímání
Príspevek se zabývá novou metodou zvýsení testovatelnosti systému na bázi propojených komponent pri vyuzití metody hranicního snímání.
Ing. Tomás Kaspárek
OS Kernel As A Jigsaw Puzzle
Contemporady operating systems are trying to offer as much flexibility as
possible. But still these are far from being perfect. Purpose of this
prezentation is to offer idea of another way how to achieve "maximum
flexibility" (besides of other gains). Firstly we will speak a bit about
actual posibilities and offerings touching on their positives and
negatives. Then actual proposals for improvements will be explored.
Suggested changes are based on viewing OS kernel as something like a jigsaw
puzzle. Consisting of many small parts with well defined shape, we can
assemble each final image you can reguest. Let try to transform OS kernel
to such pieces and explore posibilities we can obtain.
10.12.2003
Ing. Vladimír Kutálek
Skupinové komunikace Store_and_Forward na tlusté kostce
Posluchaci budou uvedeni do problematiky skupinové komunikace
Store_and_Forward na tlusté kostce s porovnáním na kostce. Prozkoumáno
bylo 112 komunikacních modelu a tri ruzné zpusoby "ztlustení" kostky.
Ing. Daniel Mika
Metodika paralelního plánu nastavování I-cest
Posluchaci budou seznámeni s principem soucasného nastavování I-cest, který
vychází z formálního popisu modelu císlicového obvodu a který je východiskem
pro konstrukci radice testu. Model císlicového obvodu UUA (Unit Under
Analysis) bude doplnen o nové definice. Následne budou predvedeny algoritmy týkající se práce s I-cestou a pak bude demonstrována grafická reprezentace paralelního plánu nastavování I-cest. Úcastníkum semináre bude ukázána návaznost
príspevku na teorii mnozin. V záveru prezentace budou diskutovány konflikty vznikající pri soucasném nastavování I-cest, které jsou pro návrh radice testu nezádoucí.
17.12.2003
Ing. Tomás Kaspárek
IBM Blade server a vyuzívání výpocetních prostredku pres SGE
Krátké seznámení s novým výpocetním klastrem
(http://www-1.ibm.com/servers/eserver/bladecenter/)
zakoupeném v rámci grantu CESNET
(http://www.fit.vutbr.cz/research/view_project.php?id=200¬itle=0).
Dále základni informace k vyuzívání dávkového systému pro zpracování úloh
Sun Grid Engine. (cca 10 minut)
Ing. Lukás Sekanina, Ph.D.
Evolucní design
Je mozné nahradit kreativní cinnost cloveka strojem? Na seminári bude vysvetlena dulezitost fáze "development" pro kreativní evolucní návrh slozitých objektu. Budou zmíneny relevantní principy z biologie. Na príkladu evolucního návrhu mediánu a radicí síte budou demonstrovány výhody a nevýhody ruzných technik. (cca 45 minut)
Kontakt: Lukás Sekanina