Prof. Ing. Lukáš Sekanina, Ph.D.

VAŠÍČEK Zdeněk a SEKANINA Lukáš. Search-based synthesis of approximate circuits implemented into FPGAs. In: 26th International Conference on Field Programmable Logic and Applications. Lausanne: Institute of Electrical and Electronics Engineers, 2016, s. 1-4. ISBN 978-2-8399-1844-2. Dostupné z: http://ieeexplore.ieee.org/document/7577305/
Jazyk publikace:angličtina
Název publikace:Search-based synthesis of approximate circuits implemented into FPGAs
Název (cs):Na prohledávání založená syntéza aproximativních obvodů pro FPGA
Strany:1-4
Sborník:26th International Conference on Field Programmable Logic and Applications
Konference:26th International Conference on Field-programmable Logic and Applications
Místo vydání:Lausanne, CH
Rok:2016
URL:http://ieeexplore.ieee.org/document/7577305/
ISBN:978-2-8399-1844-2
Vydavatel:Institute of Electrical and Electronics Engineers
Soubory: 
+Typ Jméno Název Vel. Poslední změna
iconfpl16.pdf459 KB2016-09-29 14:31:40
^ Vybrat vše
S vybranými:
Klíčová slova
Logic gates, Field programmable gate arrays, Table lookup, Optimization, Boolean functions, Design tools
Anotace
Přibližné počítání využívá vrozenou toleranci vůči chybám některých aplikací pro zlepšení parametrů jako je výkonnost, spotřeba energie nebo plocha na čipu. V článku je představena nová metoda pro aproximaci a optimalizaci obvodů určených pro hradlová pole (FPGA). Metoda využívá genetické programování pro nalezení obvodu co nejlepšími parametry. Obvody jsou interně reprezentovány a optimalizovány na úrovni hradel. Výsledné implementace složené z náhledových tabulek (LUT) jsou získány pomocí komerčních nástrojů pro návrh s obvody FPGA. Jsou porovnány čtyři takové nástroje (Xilinx ISE, Xilinx Vivado, Precision a Quartus) a akademický nástroj ABC. Kvalita aproximace je stanovena s využitím binárních rozhodovacích diagramů. Zajímavým výsledkem je, že optimalizace získané na úrovni hradel jsou přeneseny syntézními nástroji prakticky beze změn i na úroveň LUT. Např. 40% redukce (68 LUT) byla dosažena pro obvod clmb bez zanesení chyby. Další 43% redukce LUT byla získána, pokud byla povolena chyba na výstupu menší než 0,1%.
BibTeX:
@INPROCEEDINGS{
   author = {Zden{\v{e}}k Va{\v{s}}{\'{i}}{\v{c}}ek and Luk{\'{a}}{\v{s}}
	Sekanina},
   title = {Search-based synthesis of approximate circuits implemented
	into FPGAs},
   pages = {1--4},
   booktitle = {26th International Conference on Field Programmable Logic
	and Applications},
   year = {2016},
   location = {Lausanne, CH},
   publisher = {Institute of Electrical and Electronics Engineers},
   ISBN = {978-2-8399-1844-2},
   language = {english},
   url = {http://www.fit.vutbr.cz/research/view_pub.php.cs?id=11127}
}

Vaše IPv4 adresa: 54.162.154.91
Přepnout na IPv6 spojení

DNSSEC [dnssec]