Prof. Ing. Lukáš Sekanina, Ph.D.

OTERO Andres, SALVADOR Ruben, MORA Javier, DE la Torre Eduardo, RIESGO Teresa a SEKANINA Lukáš. A Fast Reconfigurable 2D HW Core Architecture on FPGAs for Evolvable Self-Adaptive Systems. In: Proceedings of the 2011 NASA/ESA Conference on Adaptive Hardware and Systems. Los Alamitos: IEEE Computer Society, 2011, s. 336-343. ISBN 978-1-4577-0599-1.
Jazyk publikace:angličtina
Název publikace:A Fast Reconfigurable 2D HW Core Architecture on FPGAs for Evolvable Self-Adaptive Systems
Název (cs):Architektura rekonfigurovatelného 2D bloku pro vyvíjející se adaptivní systémy v FPGA
Strany:336-343
Sborník:Proceedings of the 2011 NASA/ESA Conference on Adaptive Hardware and Systems
Konference:NASA/ESA Conference on Adaptive Hardware and Systems 2011
Místo vydání:Los Alamitos, US
Rok:2011
ISBN:978-1-4577-0599-1
Vydavatel:IEEE Computer Society
Klíčová slova
field programmable gate array, adaptive hardware, dynamic partial reconfiguration, IP core, evolvable hardware
Anotace
Moderní FPGA podporují dynamickou parciální rekonfiguraci. Článek popisuje rychle rekonfigurovatelnou modulární architekturu pro dynamicky rekonfigurovatelná FPGA, která je použitelná pro realizaci vyvíjejících se adaptivních systémů přímo na čipu.
BibTeX:
@INPROCEEDINGS{
   author = {Andres Otero and Ruben Salvador and Javier Mora and Eduardo
	Torre la De and Teresa Riesgo and Luk{\'{a}}{\v{s}} Sekanina},
   title = {A Fast Reconfigurable 2D HW Core Architecture on FPGAs for
	Evolvable Self-Adaptive Systems},
   pages = {336--343},
   booktitle = {Proceedings of the 2011 NASA/ESA Conference on Adaptive
	Hardware and Systems},
   year = {2011},
   location = {Los Alamitos, US},
   publisher = {IEEE Computer Society},
   ISBN = {978-1-4577-0599-1},
   language = {english},
   url = {http://www.fit.vutbr.cz/research/view_pub.php.cs?id=9681}
}

Vaše IPv4 adresa: 54.224.50.28
Přepnout na IPv6 spojení

DNSSEC [dnssec]