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-- Definition of  c432f
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--      06/27/09 18:33:16
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--      LeonardoSpectrum Level 3, 2006b.12
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library IEEE;
use IEEE.STD_LOGIC_1164.all;

entity c432f is
   port (
      INP_0 : IN std_logic ;
      INP_1 : IN std_logic ;
      INP_2 : IN std_logic ;
      INP_3 : IN std_logic ;
      INP_4 : IN std_logic ;
      INP_5 : IN std_logic ;
      INP_6 : IN std_logic ;
      INP_7 : IN std_logic ;
      INP_8 : IN std_logic ;
      INP_9 : IN std_logic ;
      INP_10 : IN std_logic ;
      INP_11 : IN std_logic ;
      INP_12 : IN std_logic ;
      INP_13 : IN std_logic ;
      INP_14 : IN std_logic ;
      INP_15 : IN std_logic ;
      INP_16 : IN std_logic ;
      INP_17 : IN std_logic ;
      INP_18 : IN std_logic ;
      INP_19 : IN std_logic ;
      INP_20 : IN std_logic ;
      INP_21 : IN std_logic ;
      INP_22 : IN std_logic ;
      INP_23 : IN std_logic ;
      INP_24 : IN std_logic ;
      INP_25 : IN std_logic ;
      INP_26 : IN std_logic ;
      INP_27 : IN std_logic ;
      INP_28 : IN std_logic ;
      INP_29 : IN std_logic ;
      INP_30 : IN std_logic ;
      INP_31 : IN std_logic ;
      INP_32 : IN std_logic ;
      INP_33 : IN std_logic ;
      INP_34 : IN std_logic ;
      INP_35 : IN std_logic ;
      OUTP_0 : OUT std_logic ;
      OUTP_1 : OUT std_logic ;
      OUTP_2 : OUT std_logic ;
      OUTP_3 : OUT std_logic ;
      OUTP_4 : OUT std_logic ;
      OUTP_5 : OUT std_logic ;
      OUTP_6 : OUT std_logic ;
      H : IN std_logic) ;
end c432f ;

architecture rtl of c432f is
   component PadBidirHE
      port (
         Datain : out std_logic ;
         DatainB : out std_logic ;
         Pad : inout std_logic ;
         Dataout : in std_logic ;
         EN : in std_logic) ;
   end component ;
   component PadinC
      port (
         Datain : out std_logic ;
         DatainB : out std_logic ;
         Pad : in std_logic) ;
   end component ;
   component Padout
      port (
         Pad : out std_logic ;
         Dataout : in std_logic) ;
   end component ;
   component and02
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic) ;
   end component ;
   component and03
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         A2 : in std_logic) ;
   end component ;
   component and04
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         A2 : in std_logic ;
         A3 : in std_logic) ;
   end component ;
   component ao21
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         B0 : in std_logic) ;
   end component ;
   component ao22
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         B0 : in std_logic ;
         B1 : in std_logic) ;
   end component ;
   component ao221
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         B0 : in std_logic ;
         B1 : in std_logic ;
         C0 : in std_logic) ;
   end component ;
   component ao32
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         A2 : in std_logic ;
         B0 : in std_logic ;
         B1 : in std_logic) ;
   end component ;
   component aoi21
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         B0 : in std_logic) ;
   end component ;
   component aoi22
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         B0 : in std_logic ;
         B1 : in std_logic) ;
   end component ;
   component aoi221
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         B0 : in std_logic ;
         B1 : in std_logic ;
         C0 : in std_logic) ;
   end component ;
   component aoi222
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         B0 : in std_logic ;
         B1 : in std_logic ;
         C0 : in std_logic ;
         C1 : in std_logic) ;
   end component ;
   component aoi32
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         A2 : in std_logic ;
         B0 : in std_logic ;
         B1 : in std_logic) ;
   end component ;
   component aoi321
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         A2 : in std_logic ;
         B0 : in std_logic ;
         B1 : in std_logic ;
         C0 : in std_logic) ;
   end component ;
   component aoi322
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         A2 : in std_logic ;
         B0 : in std_logic ;
         B1 : in std_logic ;
         C0 : in std_logic ;
         C1 : in std_logic) ;
   end component ;
   component aoi33
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         A2 : in std_logic ;
         B0 : in std_logic ;
         B1 : in std_logic ;
         B2 : in std_logic) ;
   end component ;
   component aoi332
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         A2 : in std_logic ;
         B0 : in std_logic ;
         B1 : in std_logic ;
         B2 : in std_logic ;
         C0 : in std_logic ;
         C1 : in std_logic) ;
   end component ;
   component aoi333
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         A2 : in std_logic ;
         B0 : in std_logic ;
         B1 : in std_logic ;
         B2 : in std_logic ;
         C0 : in std_logic ;
         C1 : in std_logic ;
         C2 : in std_logic) ;
   end component ;
   component aoi422
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         A2 : in std_logic ;
         A3 : in std_logic ;
         B0 : in std_logic ;
         B1 : in std_logic ;
         C0 : in std_logic ;
         C1 : in std_logic) ;
   end component ;
   component aoi43
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         A2 : in std_logic ;
         A3 : in std_logic ;
         B0 : in std_logic ;
         B1 : in std_logic ;
         B2 : in std_logic) ;
   end component ;
   component aoi44
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         A2 : in std_logic ;
         A3 : in std_logic ;
         B0 : in std_logic ;
         B1 : in std_logic ;
         B2 : in std_logic ;
         B3 : in std_logic) ;
   end component ;
   component buf02
      port (
         Y : out std_logic ;
         A : in std_logic) ;
   end component ;
   component buf04
      port (
         Y : out std_logic ;
         A : in std_logic) ;
   end component ;
   component buf08
      port (
         Y : out std_logic ;
         A : in std_logic) ;
   end component ;
   component buf12
      port (
         Y : out std_logic ;
         A : in std_logic) ;
   end component ;
   component buf16
      port (
         Y : out std_logic ;
         A : in std_logic) ;
   end component ;
   component dff
      port (
         Q : out std_logic ;
         QB : out std_logic ;
         D : in std_logic ;
         CLK : in std_logic) ;
   end component ;
   component dffr
      port (
         Q : out std_logic ;
         QB : out std_logic ;
         D : in std_logic ;
         CLK : in std_logic ;
         R : in std_logic) ;
   end component ;
   component dffs
      port (
         Q : out std_logic ;
         QB : out std_logic ;
         D : in std_logic ;
         CLK : in std_logic ;
         S : in std_logic) ;
   end component ;
   component dffsr
      port (
         Q : out std_logic ;
         QB : out std_logic ;
         D : in std_logic ;
         CLK : in std_logic ;
         S : in std_logic ;
         R : in std_logic) ;
   end component ;
   component fadd1
      port (
         S : out std_logic ;
         CO : out std_logic ;
         A : in std_logic ;
         B : in std_logic ;
         CI : in std_logic) ;
   end component ;
   component hadd1
      port (
         S : out std_logic ;
         CO : out std_logic ;
         A : in std_logic ;
         B : in std_logic) ;
   end component ;
   component inv01
      port (
         Y : out std_logic ;
         A : in std_logic) ;
   end component ;
   component inv02
      port (
         Y : out std_logic ;
         A : in std_logic) ;
   end component ;
   component inv04
      port (
         Y : out std_logic ;
         A : in std_logic) ;
   end component ;
   component inv08
      port (
         Y : out std_logic ;
         A : in std_logic) ;
   end component ;
   component inv12
      port (
         Y : out std_logic ;
         A : in std_logic) ;
   end component ;
   component inv16
      port (
         Y : out std_logic ;
         A : in std_logic) ;
   end component ;
   component latch
      port (
         Q : out std_logic ;
         D : in std_logic ;
         CLK : in std_logic) ;
   end component ;
   component latchr
      port (
         QB : out std_logic ;
         D : in std_logic ;
         CLK : in std_logic ;
         R : in std_logic) ;
   end component ;
   component latchs
      port (
         QB : out std_logic ;
         D : in std_logic ;
         CLK : in std_logic ;
         S : in std_logic) ;
   end component ;
   component latchsr
      port (
         QB : out std_logic ;
         D : in std_logic ;
         CLK : in std_logic ;
         S : in std_logic ;
         R : in std_logic) ;
   end component ;
   component mux21
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         S0 : in std_logic) ;
   end component ;
   component nand02
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic) ;
   end component ;
   component nand03
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         A2 : in std_logic) ;
   end component ;
   component nand04
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         A2 : in std_logic ;
         A3 : in std_logic) ;
   end component ;
   component nor02
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic) ;
   end component ;
   component nor03
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         A2 : in std_logic) ;
   end component ;
   component nor04
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         A2 : in std_logic ;
         A3 : in std_logic) ;
   end component ;
   component oai21
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         B0 : in std_logic) ;
   end component ;
   component oai22
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         B0 : in std_logic ;
         B1 : in std_logic) ;
   end component ;
   component oai221
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         B0 : in std_logic ;
         B1 : in std_logic ;
         C0 : in std_logic) ;
   end component ;
   component oai222
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         B0 : in std_logic ;
         B1 : in std_logic ;
         C0 : in std_logic ;
         C1 : in std_logic) ;
   end component ;
   component oai32
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         A2 : in std_logic ;
         B0 : in std_logic ;
         B1 : in std_logic) ;
   end component ;
   component oai321
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         A2 : in std_logic ;
         B0 : in std_logic ;
         B1 : in std_logic ;
         C0 : in std_logic) ;
   end component ;
   component oai322
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         A2 : in std_logic ;
         B0 : in std_logic ;
         B1 : in std_logic ;
         C0 : in std_logic ;
         C1 : in std_logic) ;
   end component ;
   component oai33
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         A2 : in std_logic ;
         B0 : in std_logic ;
         B1 : in std_logic ;
         B2 : in std_logic) ;
   end component ;
   component oai332
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         A2 : in std_logic ;
         B0 : in std_logic ;
         B1 : in std_logic ;
         B2 : in std_logic ;
         C0 : in std_logic ;
         C1 : in std_logic) ;
   end component ;
   component oai333
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         A2 : in std_logic ;
         B0 : in std_logic ;
         B1 : in std_logic ;
         B2 : in std_logic ;
         C0 : in std_logic ;
         C1 : in std_logic ;
         C2 : in std_logic) ;
   end component ;
   component oai422
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         A2 : in std_logic ;
         A3 : in std_logic ;
         B0 : in std_logic ;
         B1 : in std_logic ;
         C0 : in std_logic ;
         C1 : in std_logic) ;
   end component ;
   component oai43
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         A2 : in std_logic ;
         A3 : in std_logic ;
         B0 : in std_logic ;
         B1 : in std_logic ;
         B2 : in std_logic) ;
   end component ;
   component oai44
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         A2 : in std_logic ;
         A3 : in std_logic ;
         B0 : in std_logic ;
         B1 : in std_logic ;
         B2 : in std_logic ;
         B3 : in std_logic) ;
   end component ;
   component or02
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic) ;
   end component ;
   component or03
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         A2 : in std_logic) ;
   end component ;
   component or04
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic ;
         A2 : in std_logic ;
         A3 : in std_logic) ;
   end component ;
   component sff
      port (
         Q : out std_logic ;
         QB : out std_logic ;
         D : in std_logic ;
         SI : in std_logic ;
         SE : in std_logic ;
         CLK : in std_logic) ;
   end component ;
   component sffr
      port (
         Q : out std_logic ;
         QB : out std_logic ;
         D : in std_logic ;
         SI : in std_logic ;
         SE : in std_logic ;
         CLK : in std_logic ;
         R : in std_logic) ;
   end component ;
   component sffs
      port (
         Q : out std_logic ;
         QB : out std_logic ;
         D : in std_logic ;
         SI : in std_logic ;
         SE : in std_logic ;
         CLK : in std_logic ;
         S : in std_logic) ;
   end component ;
   component sffsr
      port (
         Q : out std_logic ;
         QB : out std_logic ;
         D : in std_logic ;
         SI : in std_logic ;
         SE : in std_logic ;
         CLK : in std_logic ;
         S : in std_logic ;
         R : in std_logic) ;
   end component ;
   component tri01
      port (
         Y : out std_logic ;
         A : in std_logic ;
         E : in std_logic) ;
   end component ;
   component trib04
      port (
         Y : out std_logic ;
         A : in std_logic ;
         E : in std_logic) ;
   end component ;
   component trib08
      port (
         Y : out std_logic ;
         A : in std_logic ;
         E : in std_logic) ;
   end component ;
   component xnor2
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic) ;
   end component ;
   component xor2
      port (
         Y : out std_logic ;
         A0 : in std_logic ;
         A1 : in std_logic) ;
   end component ;
   component fake_gnd
      port (
         Y : out std_logic) ;
   end component ;
   component fake_vcc
      port (
         Y : out std_logic) ;
   end component ; 
   signal OUTP_dup0_0, OUTP_dup0_1, OUTP_dup0_2, nx2, nx6, nx10, nx30, nx34, 
      nx40, nx44, nx52, nx60, nx68, nx78, nx80, nx88, nx100, nx108, nx118, 
      nx126, nx136, nx150, nx160, nx170, nx184, nx194, nx208, nx218, nx230, 
      nx240, nx420, nx428, nx460, nx488, nx506, nx512, nx765, nx767, nx771, 
      nx774, nx777, nx780, nx783, nx785, nx787, nx789, nx791, nx793, nx796, 
      nx799, nx802, nx804, nx806, nx809, nx811, nx814, nx816, nx819, nx821, 
      nx825, nx827, nx831, nx833, nx835, nx838, nx840, nx843, nx845, nx848, 
      nx851, nx853, nx855, nx858, nx861, nx863, nx866, nx869, nx871, nx874, 
      nx877, nx879, nx882, nx885, nx887, nx890, nx892, nx894, nx896, nx899, 
      nx902, nx904, nx906, nx909, nx911, nx914, nx917, nx920, nx927, nx931, 
      nx938, nx942, nx944, nx946, nx953, nx955, nx957, nx959, nx961, nx963, 
      nx965, nx967, nx973, nx975, nx977, nx979, nx981, nx983, nx985, nx987, 
      nx989, nx991, nx993, nx995, nx997, nx999, nx1001, nx1003, nx1005, 
      nx1007, nx1009, nx1011, nx1013, nx1015, nx1017, nx1019, nx1025, nx1027, 
      nx1029, nx1031, nx1033, nx1035, nx1037, nx1039, nx1041, nx1043, nx1045, 
      nx1047, nx1049, nx1051, nx1053, nx1055, nx1057, nx1059, nx1061, nx1063, 
      nx1065, nx1067, nx1073, nx1075, nx1081: std_logic ;

begin
   OUTP_0 <= OUTP_dup0_0 ;
   OUTP_1 <= OUTP_dup0_1 ;
   OUTP_2 <= OUTP_dup0_2 ;
   ix423 : or02 port map ( Y=>OUTP_6, A0=>nx995, A1=>nx981);
   ix421 : oai21 port map ( Y=>nx420, A0=>nx987, A1=>nx1011, B0=>nx904);
   ix139 : nand04 port map ( Y=>OUTP_dup0_1, A0=>nx765, A1=>nx821, A2=>nx827, 
      A3=>nx833);
   ix768 : nand03 port map ( Y=>nx767, A0=>nx126, A1=>nx804, A2=>INP_29);
   ix127 : xnor2 port map ( Y=>nx126, A0=>nx979, A1=>nx953);
   ix45 : nor02 port map ( Y=>nx44, A0=>nx771, A1=>INP_27);
   ix772 : inv02 port map ( Y=>nx771, A=>INP_29);
   ix51 : nand04 port map ( Y=>OUTP_dup0_0, A0=>nx999, A1=>nx785, A2=>nx789, 
      A3=>nx1001);
   ix775 : nor04 port map ( Y=>nx774, A0=>nx979, A1=>nx977, A2=>nx975, A3=>
      nx973);
   ix41 : nor02 port map ( Y=>nx40, A0=>nx777, A1=>INP_23);
   ix778 : inv02 port map ( Y=>nx777, A=>INP_25);
   ix35 : nor02 port map ( Y=>nx34, A0=>nx780, A1=>INP_19);
   ix781 : inv02 port map ( Y=>nx780, A=>INP_21);
   ix31 : nor02 port map ( Y=>nx30, A0=>nx783, A1=>INP_15);
   ix784 : inv02 port map ( Y=>nx783, A=>INP_17);
   ix788 : inv02 port map ( Y=>nx787, A=>INP_13);
   ix792 : inv02 port map ( Y=>nx791, A=>INP_9);
   ix794 : nor03 port map ( Y=>nx793, A0=>nx967, A1=>nx965, A2=>nx963);
   ix11 : nor02 port map ( Y=>nx10, A0=>nx796, A1=>INP_0);
   ix797 : inv02 port map ( Y=>nx796, A=>INP_1);
   ix7 : nor02 port map ( Y=>nx6, A0=>nx799, A1=>INP_31);
   ix800 : inv02 port map ( Y=>nx799, A=>INP_33);
   ix3 : nor02 port map ( Y=>nx2, A0=>nx802, A1=>INP_3);
   ix803 : inv02 port map ( Y=>nx802, A=>INP_5);
   ix805 : inv02 port map ( Y=>nx804, A=>INP_30);
   ix807 : nand03 port map ( Y=>nx806, A0=>nx118, A1=>nx809, A2=>INP_25);
   ix119 : xnor2 port map ( Y=>nx118, A0=>nx977, A1=>nx953);
   ix810 : inv02 port map ( Y=>nx809, A=>INP_26);
   ix812 : nand03 port map ( Y=>nx811, A0=>nx108, A1=>nx814, A2=>INP_21);
   ix109 : xnor2 port map ( Y=>nx108, A0=>nx975, A1=>nx953);
   ix815 : inv02 port map ( Y=>nx814, A=>INP_22);
   ix817 : nand03 port map ( Y=>nx816, A0=>nx100, A1=>nx819, A2=>INP_17);
   ix101 : xnor2 port map ( Y=>nx100, A0=>nx973, A1=>nx953);
   ix820 : inv02 port map ( Y=>nx819, A=>INP_18);
   ix822 : nand03 port map ( Y=>nx821, A0=>nx88, A1=>nx825, A2=>INP_13);
   ix826 : inv02 port map ( Y=>nx825, A=>INP_14);
   ix828 : nand03 port map ( Y=>nx827, A0=>nx80, A1=>nx831, A2=>INP_9);
   ix832 : inv02 port map ( Y=>nx831, A=>INP_10);
   ix836 : nand03 port map ( Y=>nx835, A0=>nx68, A1=>nx838, A2=>INP_1);
   ix69 : xnor2 port map ( Y=>nx68, A0=>nx967, A1=>nx953);
   ix839 : inv02 port map ( Y=>nx838, A=>INP_2);
   ix841 : nand03 port map ( Y=>nx840, A0=>nx60, A1=>nx843, A2=>INP_33);
   ix61 : xnor2 port map ( Y=>nx60, A0=>nx965, A1=>nx953);
   ix844 : inv02 port map ( Y=>nx843, A=>INP_34);
   ix846 : nand03 port map ( Y=>nx845, A0=>nx52, A1=>nx848, A2=>INP_5);
   ix53 : xnor2 port map ( Y=>nx52, A0=>nx963, A1=>nx953);
   ix849 : inv02 port map ( Y=>nx848, A=>INP_6);
   ix251 : nand04 port map ( Y=>OUTP_dup0_2, A0=>nx851, A1=>nx1007, A2=>
      nx1009, A3=>nx885);
   ix852 : and02 port map ( Y=>nx851, A0=>nx1003, A1=>nx1005);
   ix854 : aoi44 port map ( Y=>nx853, A0=>nx855, A1=>INP_33, A2=>nx60, A3=>
      nx240, B0=>nx858, B1=>INP_1, B2=>nx68, B3=>nx230);
   ix856 : inv02 port map ( Y=>nx855, A=>INP_35);
   ix859 : inv02 port map ( Y=>nx858, A=>INP_4);
   ix862 : aoi44 port map ( Y=>nx861, A0=>nx863, A1=>INP_5, A2=>nx52, A3=>
      nx218, B0=>nx866, B1=>INP_9, B2=>nx80, B3=>nx208);
   ix864 : inv02 port map ( Y=>nx863, A=>INP_8);
   ix867 : inv02 port map ( Y=>nx866, A=>INP_12);
   ix870 : aoi44 port map ( Y=>nx869, A0=>nx871, A1=>INP_13, A2=>nx88, A3=>
      nx194, B0=>nx874, B1=>INP_17, B2=>nx100, B3=>nx184);
   ix872 : inv02 port map ( Y=>nx871, A=>INP_16);
   ix875 : inv02 port map ( Y=>nx874, A=>INP_20);
   ix878 : aoi44 port map ( Y=>nx877, A0=>nx879, A1=>INP_25, A2=>nx118, A3=>
      nx170, B0=>nx882, B1=>INP_29, B2=>nx126, B3=>nx160);
   ix880 : inv02 port map ( Y=>nx879, A=>INP_28);
   ix883 : inv02 port map ( Y=>nx882, A=>INP_32);
   ix886 : nand04 port map ( Y=>nx885, A0=>nx887, A1=>INP_21, A2=>nx108, A3
      =>nx150);
   ix888 : inv02 port map ( Y=>nx887, A=>INP_24);
   ix891 : ao21 port map ( Y=>nx890, A0=>nx953, A1=>INP_7, B0=>nx791);
   ix893 : aoi21 port map ( Y=>nx892, A0=>nx894, A1=>nx993, B0=>nx983);
   ix897 : ao21 port map ( Y=>nx896, A0=>nx955, A1=>INP_23, B0=>nx777);
   ix900 : ao21 port map ( Y=>nx899, A0=>nx955, A1=>INP_27, B0=>nx771);
   ix903 : ao21 port map ( Y=>nx902, A0=>nx955, A1=>INP_11, B0=>nx787);
   ix905 : nand03 port map ( Y=>nx904, A0=>nx1013, A1=>nx911, A2=>nx989);
   ix907 : nor02 port map ( Y=>nx906, A0=>nx985, A1=>nx983);
   ix910 : ao21 port map ( Y=>nx909, A0=>nx955, A1=>INP_15, B0=>nx783);
   ix915 : ao21 port map ( Y=>nx914, A0=>nx955, A1=>INP_19, B0=>nx780);
   ix918 : ao21 port map ( Y=>nx917, A0=>nx955, A1=>INP_3, B0=>nx802);
   ix439 : nand03 port map ( Y=>OUTP_5, A0=>nx920, A1=>nx428, A2=>nx904);
   ix921 : nand02 port map ( Y=>nx920, A0=>nx991, A1=>nx1013);
   ix429 : nor02 port map ( Y=>nx428, A0=>nx981, A1=>nx987);
   ix449 : or04 port map ( Y=>OUTP_4, A0=>nx987, A1=>nx983, A2=>nx981, A3=>
      nx985);
   ix533 : ao21 port map ( Y=>OUTP_3, A0=>nx506, A1=>nx512, B0=>nx997);
   ix507 : oai22 port map ( Y=>nx506, A0=>INP_35, A1=>nx1015, B0=>nx961, B1
      =>nx1017);
   ix928 : aoi322 port map ( Y=>nx927, A0=>nx488, A1=>INP_4, A2=>nx961, B0=>
      nx843, B1=>nx460, C0=>nx1073, C1=>nx931);
   ix489 : nand02 port map ( Y=>nx488, A0=>nx959, A1=>INP_34);
   ix461 : ao21 port map ( Y=>nx460, A0=>INP_2, A1=>nx959, B0=>nx931);
   ix932 : ao21 port map ( Y=>nx931, A0=>nx955, A1=>INP_0, B0=>nx796);
   ix137 : nand04 port map ( Y=>nx136, A0=>nx767, A1=>nx806, A2=>nx811, A3=>
      nx816);
   ix79 : nand03 port map ( Y=>nx78, A0=>nx835, A1=>nx840, A2=>nx845);
   ix939 : aoi22 port map ( Y=>nx938, A0=>nx1073, A1=>nx931, B0=>nx843, B1=>
      nx460);
   ix513 : aoi21 port map ( Y=>nx512, A0=>nx955, A1=>INP_31, B0=>nx799);
   ix943 : nor03 port map ( Y=>nx942, A0=>nx991, A1=>nx989, A2=>nx993);
   ix945 : nand02 port map ( Y=>nx944, A0=>INP_4, A1=>nx961);
   ix947 : inv02 port map ( Y=>nx946, A=>nx460);
   ix766 : inv02 port map ( Y=>nx765, A=>nx136);
   ix834 : inv02 port map ( Y=>nx833, A=>nx78);
   ix952 : buf04 port map ( Y=>nx953, A=>OUTP_dup0_0);
   ix954 : buf04 port map ( Y=>nx955, A=>OUTP_dup0_0);
   ix956 : inv04 port map ( Y=>nx957, A=>nx1073);
   ix958 : inv04 port map ( Y=>nx959, A=>nx1073);
   ix960 : buf02 port map ( Y=>nx961, A=>OUTP_dup0_2);
   ix962 : buf02 port map ( Y=>nx963, A=>nx2);
   ix964 : buf02 port map ( Y=>nx965, A=>nx6);
   ix966 : buf02 port map ( Y=>nx967, A=>nx10);
   ix972 : buf02 port map ( Y=>nx973, A=>nx30);
   ix974 : buf02 port map ( Y=>nx975, A=>nx34);
   ix976 : buf02 port map ( Y=>nx977, A=>nx40);
   ix978 : buf02 port map ( Y=>nx979, A=>nx44);
   ix980 : buf02 port map ( Y=>nx981, A=>nx1027);
   ix982 : buf02 port map ( Y=>nx983, A=>nx1031);
   ix984 : buf02 port map ( Y=>nx985, A=>nx1035);
   ix986 : inv02 port map ( Y=>nx987, A=>nx911);
   ix988 : buf02 port map ( Y=>nx989, A=>nx1039);
   ix990 : inv02 port map ( Y=>nx991, A=>nx894);
   ix992 : buf02 port map ( Y=>nx993, A=>nx1043);
   ix994 : buf02 port map ( Y=>nx995, A=>nx420);
   ix996 : buf02 port map ( Y=>nx997, A=>nx1047);
   ix998 : buf02 port map ( Y=>nx999, A=>nx774);
   ix1000 : buf02 port map ( Y=>nx1001, A=>nx793);
   ix1002 : buf02 port map ( Y=>nx1003, A=>nx1051);
   ix1004 : buf02 port map ( Y=>nx1005, A=>nx1055);
   ix1006 : buf02 port map ( Y=>nx1007, A=>nx1059);
   ix1008 : buf02 port map ( Y=>nx1009, A=>nx1063);
   ix1010 : buf02 port map ( Y=>nx1011, A=>nx892);
   ix1012 : buf02 port map ( Y=>nx1013, A=>nx906);
   ix1014 : buf02 port map ( Y=>nx1015, A=>nx1067);
   ix1016 : buf02 port map ( Y=>nx1017, A=>nx938);
   ix1018 : buf02 port map ( Y=>nx1019, A=>nx942);
   ix1026 : inv02 port map ( Y=>nx1027, A=>nx1025);
   ix1030 : inv02 port map ( Y=>nx1031, A=>nx1029);
   ix1034 : inv02 port map ( Y=>nx1035, A=>nx1033);
   ix1038 : inv02 port map ( Y=>nx1039, A=>nx1037);
   ix1042 : inv02 port map ( Y=>nx1043, A=>nx1041);
   ix1046 : inv02 port map ( Y=>nx1047, A=>nx1045);
   ix1048 : inv02 port map ( Y=>nx1049, A=>nx853);
   ix1050 : inv02 port map ( Y=>nx1051, A=>nx1049);
   ix1052 : inv02 port map ( Y=>nx1053, A=>nx861);
   ix1054 : inv02 port map ( Y=>nx1055, A=>nx1053);
   ix1056 : inv02 port map ( Y=>nx1057, A=>nx869);
   ix1058 : inv02 port map ( Y=>nx1059, A=>nx1057);
   ix1060 : inv02 port map ( Y=>nx1061, A=>nx877);
   ix1062 : inv02 port map ( Y=>nx1063, A=>nx1061);
   ix1064 : inv02 port map ( Y=>nx1065, A=>nx927);
   ix1066 : inv02 port map ( Y=>nx1067, A=>nx1065);
   ix335 : ao221 port map ( Y=>nx911, A0=>nx957, A1=>INP_10, B0=>nx961, B1=>
      INP_12, C0=>nx890);
   ix89 : xor2 port map ( Y=>nx88, A0=>nx785, A1=>nx953);
   ix23 : or02 port map ( Y=>nx785, A0=>nx787, A1=>INP_11);
   ix81 : xor2 port map ( Y=>nx80, A0=>nx789, A1=>nx953);
   ix19 : or02 port map ( Y=>nx789, A0=>nx791, A1=>INP_7);
   ix241 : xnor2 port map ( Y=>nx240, A0=>nx840, A1=>nx1073);
   ix231 : xnor2 port map ( Y=>nx230, A0=>nx835, A1=>nx1073);
   ix219 : xnor2 port map ( Y=>nx218, A0=>nx845, A1=>nx1073);
   ix209 : xnor2 port map ( Y=>nx208, A0=>nx827, A1=>nx1073);
   ix195 : xnor2 port map ( Y=>nx194, A0=>nx821, A1=>nx1073);
   ix185 : xnor2 port map ( Y=>nx184, A0=>nx816, A1=>nx1075);
   ix171 : xnor2 port map ( Y=>nx170, A0=>nx806, A1=>nx1075);
   ix161 : xnor2 port map ( Y=>nx160, A0=>nx767, A1=>nx1075);
   ix151 : xnor2 port map ( Y=>nx150, A0=>nx811, A1=>nx1075);
   ix409 : ao221 port map ( Y=>nx1041, A0=>nx957, A1=>INP_30, B0=>nx961, B1
      =>INP_32, C0=>nx899);
   ix289 : ao221 port map ( Y=>nx1029, A0=>nx959, A1=>INP_14, B0=>nx961, B1
      =>INP_16, C0=>nx902);
   ix311 : ao221 port map ( Y=>nx1033, A0=>nx959, A1=>INP_18, B0=>nx961, B1
      =>INP_20, C0=>nx909);
   ix357 : ao221 port map ( Y=>nx1037, A0=>nx959, A1=>INP_22, B0=>nx961, B1
      =>INP_24, C0=>nx914);
   ix267 : ao221 port map ( Y=>nx1025, A0=>nx959, A1=>INP_6, B0=>nx961, B1=>
      INP_8, C0=>nx917);
   ix387 : ao221 port map ( Y=>nx894, A0=>nx959, A1=>INP_26, B0=>nx961, B1=>
      INP_28, C0=>nx896);
   ix531 : ao32 port map ( Y=>nx1045, A0=>nx1013, A1=>nx428, A2=>nx1019, B0
      =>nx944, B1=>nx946);
   ix1072 : inv04 port map ( Y=>nx1073, A=>OUTP_dup0_1);
   ix1074 : inv04 port map ( Y=>nx1075, A=>nx1081);
   ix1080 : inv02 port map ( Y=>nx1081, A=>nx1073);
end rtl ;