Doc. Ing. Zdeněk Vašíček, Ph.D.

MRÁZEK Vojtěch a VAŠÍČEK Zdeněk. Automatic Design of Arbitrary-Size Approximate Sorting Networks with Error Guarantee. In: Power and Timing Modeling, Optimization and Simulation (PATMOS), 2016 26rd International Workshop on. Bremen: Institute of Electrical and Electronics Engineers, 2016, s. 221-228. ISBN 978-1-5090-0733-2.
Jazyk publikace:angličtina
Název publikace:Automatic Design of Arbitrary-Size Approximate Sorting Networks with Error Guarantee
Název (cs):Automatický návrh různě velkých aproximačních řadicích sítí s garancí chyby
Strany:221-228
Sborník:Power and Timing Modeling, Optimization and Simulation (PATMOS), 2016 26rd International Workshop on
Konference:26th International Workshop on Power And Timing Modeling, Optimization and Simulation
Místo vydání:Bremen, DE
Rok:2016
ISBN:978-1-5090-0733-2
Vydavatel:Institute of Electrical and Electronics Engineers
Soubory: 
+Typ Jméno Název Vel. Poslední změna
iconPATMOS_2016_paper_14.pdf492 KB2016-08-30 09:59:53
^ Vybrat vše
S vybranými:
Klíčová slova
approximate computing
sorting networks
genetic programming
Anotace
 Přestože hardwarové řadicí obvody jsou velmi výkonné, jejich plocha na čipu výrazně roste s přibývajícím počtem vstupů. V práci je představena škálovatelná metoda konstrukce řadicích sítí, která umožňuje vytvářet výkonné a nízkopříkonově implementace. Navržený přístup využívá toho, že řada běžných aplikací toleruje drobné chyby na výstupu. Metoda je založena na  rekurzivní konstrukci velkých sítí s využitím malých instancí přibližných řadicích sítí. Tento proces je konfigurovatelný a umožňuje  získat vyvážený poměr mezi příkonem a přesností. Pro analýzu  přesnosti řadicích sítí jsme navrhli tři metriky umožňující exaktně stanovit chybu nezávislé na rozložení vstupních dat. Pomocí navržené metody byly získány implementace pro ASIC a FPGA obvody, které zabírají méně plochy na čipu a spotřebovávají méně energie. Například 20% redukce příkonu byla získána povolením malé chyby v 256-vstupé řadičce. Odchylka byla maximálně 2 pozice v 99 % případů. Navíc bylo prokázáno, že maximální odchylka byla o 6 pozic.
BibTeX:
@INPROCEEDINGS{
   author = {Vojt{\v{e}}ch Mr{\'{a}}zek and Zden{\v{e}}k
	Va{\v{s}}{\'{i}}{\v{c}}ek},
   title = {Automatic Design of Arbitrary-Size Approximate Sorting
	Networks with Error Guarantee},
   pages = {221--228},
   booktitle = {Power and Timing Modeling, Optimization and Simulation
	(PATMOS), 2016 26rd International Workshop on},
   year = {2016},
   location = {Bremen, DE},
   publisher = {Institute of Electrical and Electronics Engineers},
   ISBN = {978-1-5090-0733-2},
   language = {english},
   url = {http://www.fit.vutbr.cz/research/view_pub.php.cs.iso-8859-2?id=11175}
}

Vaše IPv4 adresa: 54.166.245.10
Přepnout na IPv6 spojení

DNSSEC [dnssec]