Ing. Zdeněk Vašíček, Ph.D.

Vašíček, Z., Sekanina, L.: Efficient Hardware Accelerator for Symbolic Regression Problems, In: 5th Doctoral Workshop on Mathematical and Engineering Methods in Computer Science, Znojmo, CZ, MUNI, 2009, s. 192-199, ISBN 978-80-87342-04-6

Jazyk publikace:

angličtina

Název publikace:

Efficient Hardware Accelerator for Symbolic Regression Problems

Název (cs):

Efektivní hardwarový akcelerátor pro řešení problému symbolické regrese

Strany:

192-199

Sborník:

5th Doctoral Workshop on Mathematical and Engineering Methods in Computer Science

Konference:

MEMICS'09 -- 5th Doctoral Workshop on Mathematical and Engineering Methods in Computer Science

Místo vydání:

Znojmo, CZ

Rok:

2009

ISBN:

978-80-87342-04-6

Vydavatel:

Masarykova universita

Soubory:

Klíčová slova

hardware acceleration, regression problem, evolutionary design, image filter, fpga, powerpc

Anotace

Článek prezentuje novou hardwarovou architekturu uvnitř FPGA vhodnou k akceleraci řešení problému symbolické regrese využívající kartézského genetického programování. Prohledávací algoritmus běží uvnitř procesoru PowerPC, který je dostupný v FPGA obvodech Xilinx rodiny Virtex. Navržený akcelerátor vykazuje výrazné zrychlení v porovnání s optimalizovanou čistě softwarovou realizací běžící na běžném počítači. Článek popisuje také algoritmus, který byl navržen s ohledem na minimalizaci počtu přístupů do populační paměti.

BibTeX:

@INPROCEEDINGS{
   author = {Zdeněk Vašíček and Lukáš Sekanina},
   title = {Efficient Hardware Accelerator for Symbolic Regression
	Problems},
   pages = {192--199},
   booktitle = {5th Doctoral Workshop on Mathematical and Engineering
	Methods in Computer Science},
   year = {2009},
   location = {Znojmo, CZ},
   publisher = {Masaryk University},
   ISBN = {978-80-87342-04-6},
   language = {english},
   url = {http://www.fit.vutbr.cz/research/view_pub.php?id=9108}
}

Nacházíte se v sekcích

Hlavní menu

Ing. Zdeněk Vašíček, Ph.D.