Článek ve sborníku konference

CABAL Jakub, BENÁČEK Pavel, KEKELY Lukáš, KEKELY Michal, PUŠ Viktor a KOŘENEK Jan. Configurable FPGA Packet Parser for Terabit Networks with Guaranteed Wire-Speed Throughput. In: Proceedings of the 2018 ACM/SIGDA International Symposium on Field-Programmable Gate Arrays. New York: Association for Computing Machinery, 2018, s. 249-258. ISBN 978-1-4503-5614-5.
Jazyk publikace:angličtina
Název publikace:Configurable FPGA Packet Parser for Terabit Networks with Guaranteed Wire-Speed Throughput
Název (cs):Konfigurovatelný FPGA analyzátor paketů pro terabitové sítě s garancí plné propustnosti na rychlosti linky
Strany:249-258
Sborník:Proceedings of the 2018 ACM/SIGDA International Symposium on Field-Programmable Gate Arrays
Konference:26th ACM/SIGDA International Symposium on Field-Programmable Gate Arrays
Místo vydání:New York, US
Rok:2018
ISBN:978-1-4503-5614-5
DOI:10.1145/3174243.3174250
Vydavatel:Association for Computing Machinery
Klíčová slova
packet parser, HLS, P4, Ethernet, high-speed networks, VHDL
Anotace
Při neustále rostoucí propustnosti počítačových sítí, je neustále zájem o rychlejších a rychlejší analyzátory paketů na všech bodech síťové infrastruktury. Analýza paketů je klíčovou operací, která významně ovlivňuje celkovou dosažitelnou propustnost každého síťového zařízení. Krom toho, tato operace musí být předřazena jakémukoli dalšímu zpracování dat jako filtrace/klasifikace, hloubková analýza paketů a podobně. Tenhle článek prezentuje architekturu analyzátoru paketů, která umožňuje dosažení až terabitových propustností na současných FPGA čipech a tato celková rychlost zpracování je zachována dokonce i na nejkratších paketech a bez ohledu na počet podporovaných síťových protokolů. Architekturu našeho analyzátoru je též možné automaticky generovat z vysoce-úrovňového popisu protokolů v jazyce P4, co zjednoduší rychlé nasazení nových protokolů do sítě. Výsledky prezentované v tomto článku potvrzují, že naše automatický generovaná analyzátory jsou schopny dosáhnout efektivní propustnost více než 1 Tb/s (nebo více než 2000 milionů paketů za sekundu) na FPGA čipech Xilinx UltraScale+ a okolo 800 Gb/s (nebo více než 1200 milionů paketů za sekundu) na jejich předchozí generací Virtex-7 FPGA čipů.
BibTeX:
@INPROCEEDINGS{
   author = {Jakub Cabal and Pavel Ben{\'{a}}{\v{c}}ek and
	Luk{\'{a}}{\v{s}} Kekely and Michal Kekely and
	Viktor Pu{\v{s}} and Jan Ko{\v{r}}enek},
   title = {Configurable FPGA Packet Parser for Terabit
	Networks with Guaranteed Wire-Speed Throughput},
   pages = {249--258},
   booktitle = {Proceedings of the 2018 ACM/SIGDA International Symposium on
	Field-Programmable Gate Arrays},
   year = {2018},
   location = {New York, US},
   publisher = {Association for Computing Machinery},
   ISBN = {978-1-4503-5614-5},
   doi = {10.1145/3174243.3174250},
   language = {english},
   url = {http://www.fit.vutbr.cz/research/view_pub.php.cs?id=11674}
}

Vaše IPv4 adresa: 35.175.248.25