Detail publikace

On RTL Testability and Gate-Level Stuck-At-Fault Coverage Correlation for Scan Circuits

RUMPLÍK Michal a STRNADEL Josef. On RTL Testability and Gate-Level Stuck-At-Fault Coverage Correlation for Scan Circuits. In: Proceedings of the 14th Euromicro Conference on Digital System Design - Architectures, Methods and Tools 2011. Oulu: IEEE Computer Society, 2011, s. 367-374. ISBN 978-0-7695-4494-6.
Název česky
Studium korelace mezi testovatelností na úrovni RTL a pokrytím trvalých poruch na úrovni hradel u scan obvodů
Typ
článek ve sborníku konference
Jazyk
angličtina
Autoři
Rumplík Michal, Ing. (FIT VUT)
Strnadel Josef, Ing., Ph.D. (UPSY FIT VUT)
URL
Abstrakt

Hlavní nevýhodu vysokoúrovňových (např. RTL) návrhových metodologií lze spatřovat v následujících skutečnostech. Prvně, absence dostatečně přesných modelů poruch - při srovnání se sofistikovanými modely poruch existujícími pro nízkoúrovňové úrovně popisu (např. pro úroveň hradel). Dále, jelikož struktura navrhovaného obvodu se po každém etapě logické syntézy podstatně mění, je analýza testovatelnosti běžně prováděna až poté, co je logická syntéza ukončena. V důsledku mohou být výsledky této analýzy k dispozici až poté, co je velmi nákladné zpětně je uplatnit na vyšší úrovni popisu. Tyto nevýhody mohou být odstraněny několika způsoby. V příspěvku se předpokládá, že analýza testovatelnosti je prováděna na úrovni RTL a že její implementace je dostatečně efektivní na to, aby bylo možné tuto analýzu spouštět po každé návrhové změně s cílem získat okamžitou informaci o dopadu provedených návrhových změn na testovatelnost. Na analýzu jsou tedy kladeny tyto požadavky: nízká časová složitost a dostatečná přesnost výstupů. Druhý zmíněný požadavek je naplněn jsou-li si výsledky této vysokoúrovňové analýzy a ukazatele nízkoúrovňového generátoru testovacích vektorů dostatečně podobné. V příspěvku je ukázáno, že podobnost lze nalézt a to i přesto, že jsou porovnávány výstupy jednoduchého akademického nástroje pro analýzu testovatelnosti na úrovni RTL s výstupy široce používaných komerčních nástrojů pro generování testů na úrovni hradel. Experimentálně získané výsledky pro scan obvody jsou prezentovány, interpretovány a diskutovány v závěru příspěvku.

Rok
2011
Strany
367-374
Sborník
Proceedings of the 14th Euromicro Conference on Digital System Design - Architectures, Methods and Tools 2011
Konference
14th Euromicro conference on Digital System Design, Oulu, FI
ISBN
978-0-7695-4494-6
Vydavatel
IEEE Computer Society
Místo
Oulu, FI
BibTeX
@INPROCEEDINGS{FITPUB9612,
   author = "Michal Rumpl\'{i}k and Josef Strnadel",
   title = "On RTL Testability and Gate-Level Stuck-At-Fault Coverage Correlation for Scan Circuits",
   pages = "367--374",
   booktitle = "Proceedings of the 14th Euromicro Conference on Digital System Design - Architectures, Methods and Tools 2011",
   year = 2011,
   location = "Oulu, FI",
   publisher = "IEEE Computer Society",
   ISBN = "978-0-7695-4494-6",
   language = "english",
   url = "https://www.fit.vut.cz/research/publication/9612"
}
Nahoru