Název:

Seminář VHDL

Zkratka:IVH
Ak.rok:2006/2007 (není otevřen)
Semestr:letní
Studijní plán:
ProgramObor/
specializace
RočníkPovinnost
IT-BC-3BIT2.povinně volitelný - skupina T
Vyučovací jazyk:čeština
Informace pro zapsané:http://www.fit.vutbr.cz/study/courses/IVH/private/
Kredity:4 kredity
Ukončení:zápočet
Výuka:
hod./sempřednáškasem./cvič.lab. cvič.poč. cvič.jiná
Rozsah:0260013
 zkouškatestycvičenílaboratořeostatní
Body:00000
Garant:Fučík Otto, doc. Dr. Ing. (UPSY)
Přednášející:Fučík Otto, doc. Dr. Ing. (UPSY)
Fakulta:Fakulta informačních technologií VUT v Brně
Pracoviště:Ústav počítačových systémů FIT VUT v Brně
Navazující:
Návrh číslicových systémů (INC), UPSY
Návrh počítačových systémů (INP), UPSY
 
Cíle předmětu:
  Seznámit studenty se syntaxí a sémantikou jazyka pro popis "hardware" (VHDL), s jeho použitím pro modelování, simulaci a syntézu komplexních číslicových systémů, s programovacími technikami pro efektivní návrh a s profesionálními vývojovými prostředky.
Anotace:
  Základní konstrukce jazyka VHDL, lexikální popis, zdrojový text ve VHDL. Datové typy, datové objekty, třídy objektů, deklarace datových objektů. Příkazy jazyka VHDL. Pokročilé vlastnosti jazyka VHDL, VHDL 93. Modelování zpoždění a plánovací času v jazyku VHDL. Modelování kombinačních obvodů, "don't cares", třístavové obvody. Modelování sekvenčních obvodů, Melyho a Moorův automat. Testování modelů a návrh testů. Návrh obvodů na úrovni algoritmů, meziregistrových přenosů a hradel. Modelování pro syntézu. Sémantika pro simulaci a syntézu, zpoždění v modelu. Programovací techniky, sdílené komponenty, "flattening" a strukturování. Příkladové studie komplexních logických obvodů ve VHDL: UART, RISC procesor, FIR filtr.
Požadované prerekvizitní znalosti a dovednosti:
  Základy programování.
Získané dovednosti, znalosti a kompetence:
  Student bude schopen pomocí jazyka VHDL popsat chování a strukturu a následně simulovat komplexní číslicové systémy.
Osnova seminářů:
 
  • Základní konstrukce jazyka VHDL, lexikální popis, zdrojový text ve VHDL.
  • Datové typy, datové objekty, třídy objektů, deklarace datových objektů.
  • Příkazy jazyka VHDL.
  • Pokročilé vlastnosti jazyka VHDL, VHDL 93.
  • Modelování zpoždění a plánovací času v jazyku VHDL.
  • Modelování kombinačních obvodů, "don't cares", třístavové obvody.
  • Modelování sekvenčních obvodů, Mealyho a Moorův automat.
  • Testování modelů a návrh testů.
  • Návrh obvodů na úrovni algoritmů, meziregistrových přenosů a hradel.
  • Modelování pro syntézu.
  • Sémantika pro simulaci a syntézu, zpoždění v modelu.
  • Programovací techniky, sdílené komponenty, "flattening" a strukturování.
  • Příkladové studie komplexních logických obvodů ve VHDL: UART, RISC procesor, FIR filtr.
Osnova ostatní - projekty, práce:
 Individuální projekt.
Literatura referenční:
 
  • Chang K.C.: Digital Design and Modeling with VHDL and Synthesis, IEEE Computer Society Press, 1997
  • Armstrong, J.R. - Gray F.G.: Structured Logic Design with VHDL, Prentice-Hall, 1993
  • Armstrong, J.R. - Gray, F.G.: VHDL Design Representation and Synthesis, 2nd edition, Prentice Hall, ISBN 0-13-021670-4, 2000
Literatura studijní:
 
  • Přednáškové materiály v elektronické podobě.
  • Internet
Průběžná kontrola studia:
  Vypracování a obhájení projektu včetně odevzdání technické zprávy v angličtině.
Podmínky zápočtu:
  Udělení zápočtu je podmíněno obhájením projektu.
 

Vaše IPv4 adresa: 54.161.118.57